| 主权项 |
1.一种记忆体装置的行选择线驱动电路,包含一行选择线驱动部份,用以产生一行选择信号,启动时可回应用来锁上一行位址的行闩锁信号,关闭时可回应作为该行位址的指令信号的资料输出入指令信号。2.如申请专利范围第1项之电路,其中该行选择线驱动部份包括:一主时脉信号产生器,用以产生一主时脉信号,启动时可回应该行闩锁信号,关闭时可回应该资料输出入指令信号;一行位址锁上部份,用以从一接收到的位址产生一行位址以回应该行闩锁信号;以及一行解码部份,用以接收该主时脉信号及行位址,并驱动对应至该行位址的行选择线。3.如申请专利范围第2项之电路,其中该主时脉信号产生部份包括:一第一脉冲产生器,用以产生一第一脉冲,该脉冲启动一段预定时间后可回应行闩锁信号的上升波缘;一第二脉冲产生器,用以产生一第二脉冲,该脉冲启动一段定时间后可回应资料输出入指令信号的上升波缘;以及一主时脉信号产生器,用以产生该主时脉信号,该信号启动时可回应该第一脉冲,关闭时可回应该第二脉冲。4.如申请专利范围第3项之电路,其中该第一脉冲产生器包括:一反相部份,用以接收该行闩锁信号,并输出该反相后的行闩锁信号;以及一逻辑单元,用以在启动反相部份的行闩锁信号及输出信号时,输出启动至一低电位的第一脉冲。5.如申请专利范围第3项之电路,其中该第二脉冲产生器包括:一反相部份,用以接收资料输出入指令信号并输出反相后的资料输出入指令信号;以及一逻辑单元,用以在启动该反相部份的资料输出入指令信号及输出信号时,输出启动至一高电位的第二脉冲。6.如申请专利范围第3项之电路,其中该主时脉信号产生器包括:一拉上(pull-up)电晶体,其源极/漏极连接至一电压,启动时可回应该第一脉冲的驱动;一拉下(pull-down)电晶体,其源极/漏极连接至一接地电压,关闭时可回应该第二脉冲的驱动;以及一闩锁,用以锁上并输出该拉上及拉下电晶体的输出。7.如申请专利范围第2项之电路其中该行选择线驱动部份另包括一延迟部份,用以接收该主时脉信号、延迟主时脉信号一段时间、并输出延迟的主时脉信号。8.如申请专利范围第1项之电路,其中该记忆体装置为rambus DRAM。9.一种记忆体装置,包括:一行选择线驱动部份,用以将一接收到的位址解码,以回应用来锁上行位址的行闩锁信号,以及用来指示接收到的行位址的资料输出入指令信号,并驱动相关行选择线;一行选择器,用以将放大后的位元线资料传送至本地输出入线,以回应用来感应及放大记忆体装置的位元线资料的位元线感测放大器的的驱动,并回应该行选择线;一感测放大器控制部份,用以产生一输出入感测放大器启动信号,该信号驱动时可回应资料输出入指令信号;以及一输出入感测放大器,用以感应及放大传送至该本地输出入线的位元线资料信号,并将本地输出入线资料信号传送至该共通的输出入线,以回应该输出入感测放大器启动信号的驱动;其中该行选择线启动时可回应该行闩锁信号,关闭时可回应该资料输出入指令信号。10.如申请专利范围第9项之记忆体装置,其中该行选择线驱动部份包括:一主时脉信号产生电路,用以产生一主时脉信号,启动时可回应该行闩锁信号,关闭时可回应该资料输出入指令信号;一行位址锁上部份,用以从一接收到的位址产生一行位址,以回应该行闩锁信号;及一行解码部份,用以驱动一行选择线,该行选择线接收该主时脉信号及行位址,并驱动一对应至该行位址的行选择线。11.一种驱动记忆体装置的方法,由以下步骤所组成:(a)接收一位址;(b)产生一行位址以回应行闩锁信号的上升波段,并驱动相对应的行选择线;(c)将由一位元线感测放大器所放大的资料传送至一本地输出入线,以回应行选择线的驱动;(d)驱动一输出入感测放大器启动信号以回应该资料输出入指令信号的上升波段,并将本地输出入线的资料信号传送于共通的输出入线;以及(e)取消驱动该行选择线以回应资料输出入指令信号的上升波段。12.如申请专利范围第11项之方法,其中步骤(b)由以下步骤所组成;(b1)从接收到的位址产生该行位址以回应一行闩锁信号,并产生一主时脉信号;(b2)接收该主时脉信号和行位址,并产生一预先解码的行位址;以及(b3)驱动一对应至该预先解码行位址的行选择线。13.一种用以驱动具有一输出入感测放大器的记忆体装置的行选择线,由以下步骤所组成:(a)接收一位址;(b)从接收到的位址产生一行位址以回应一行闩锁信号并产生一主时脉信号;(c)接收该主时脉信号和行位址并产生一预先解码的行位址;(d)驱动对应至该预先解码行位址的行选择线;以及(e)取消驱动该行选择线,以回应用来控制输出入感测放大器的驱动的资料输出入指令信号的上升波缘。图式简单说明:第一图为传统记忆体装置中用来说明影响资料存取时间tDAC的因素的时序图;第二图为根据本发明概略显示与记忆体装置的输出入有关之方块图;第三图为第二图记忆体控制器中与输出入有关电路之方块图;第四图为第三图中所显示的主时脉产生器的范例电路图;以及第五图为第三图中根据本发明用以驱动该记忆体装置的信号时序图。 |
