| 主权项 |
1.一种具有输出缓冲器的半导体记忆装置中的可程式阻抗控制电路,包括:一个连接至输出缓冲器的晶片外驱动器,该晶片外驱动器包括:第一个导体类型电晶体的提升驱动器;第二个导体类型电晶体的下拉驱动器;以及供该提升、下拉驱动器的第一个及第二个阻抗控制路径被分别驱动;该晶片外驱动器的输出阻抗与该半导体记忆装置传输线路的阻抗匹配。2.一种可以匹配晶片外驱动器输出阻抗的可程式阻坑控制电路,该晶片外驱动器连接至SRAM装置中具有传输线路阻抗的输出缓冲器,该电路包括:一个SRAM装置所处理的第一个可变电阻器,该电阻器可以提升输出电压;一个SRAM装置所处理的第二个可变电阻器,该电阻器可以下拉输出电压;一个可以等化第一个提升电拉的第一个侦测器,其中第一个提升电位会随着第一个可变电阻器所调整的电阻値改变,以回应反馈及正数、倒数计数资讯,至与该晶片外驱动器阻抗相关的第二个基准提升电位;一个可以等化第一个下拉电位的第二个侦测器,其中第一个下拉电位会随着第二个可变电阻器所调整的电阻値改变,以回应反馈及正数、倒数计数资讯,至与该晶片外驱动器阻抗相关的第二个基准下拉电位;一个可以将第一个提升电位与第二个基准提升电位加以比较的第一个比较器;一个可以将第一个下拉电位与第二个基准下拉电位加以比较的第二个比较器;一个可以根据第一个比较器的输出値以执行计数功能,并输出正数、倒数资讯的第一个计数器;一个可以根据第二个比较器的输出値以执行计数功能,并输出正数、倒数资讯的第二个计数器;及一个可以根据正数、倒数资讯及高阻抗逻辑信号,将阻抗增加、减少资讯输出至输出缓冲器的阻抗驱动器,其中晶片外驱动器包括了不同导体类型的电晶体,其提升、下拉驱动器的阻抗控制路径系被分别驱动。3.一种可程式阻抗控制电路,该电路可以匹配半导体记忆装置中具有输出线路阻抗的驱动器输出阻抗,包括:一个侦测器,可以侦测随着半导体记忆装置处理的电阻値而改变的第一个电位,以及第二个电位,该电位系晶片外驱动器的阻抗资讯;一个比较器,该比较器可以将第一个电位与第二个电位加以比较;以及一个计数器,可以根据比较器的输出资料正数、倒数,其中晶片外驱动器阻抗及传输线路阻抗的匹配,系经由一连串的电路,来同时修正第二个电位値及修正晶片外驱动器的阻抗,或重覆这个程序,用以控制晶片外提升、下拉阻抗的电路系个别构成。4.如申请专利范围第2项之可程式阻抗控制电路,其中晶片外驱动器中的提升驱动器包括PMOS电晶体。5.如申请专利范围第2项之可程式阻抗控制电路,其中侦测器电晶体的导体类型与提升电晶体的导体类型相同。6.一种具有输出缓冲器的半导体记忆装置中的可程式阻抗控制电路,包括:一个连接至该输出缓冲器的晶片外驱动器,该晶片外驱动器包括:一个P-类型电晶体的提升驱动器;一个N-类型电晶体的下拉驱动器;以及分别驱动提升、下拉驱动器的第一个及第二个阻抗控制路径;其中晶片外驱动器的输出阻抗系与该半导体记忆装置传输线路的阻抗匹配。图式简单说明:第一图系传统阻抗控制电路的结构图。第二图、第三图系第一图结构图之电路图。第四图系根据本发明可程式阻抗控制电路的结构图;以及第五图、第六图、第七图系第四图结构图的详细电路图。 |
