| 主权项 |
1.一种决定叠对误差及叠对制程窗口之方法,该方法之步骤至少包含:提供一半导体基材,该半导体基材包含一图案形成于其上;形成一膜层于该图案上;形成一光阻于该膜层上;执行微影制程时加入像场间扩大叠对修正(interfield expansion overlay correction);显影后形成一像场图案阵列;量测阵列中各该像场图案之叠对误差(以定位标记为准);执行一蚀刻制程以蚀刻该膜层;将该叠对误差(以电路为准)可接受之像场所形成的范围定义为叠对制程窗口(overlay process window);及将该叠对制程窗口中心之像场之叠对误差定义为叠对标的(overlay target)。2.如申请专利范围第1项之方法,其中上述之像场间扩大叠对修正功能在各像场产生像场内平移叠对误差。3.如申请专利范围第1项之方法,其中上述之像场图案阵列中,各像场之该像场内平移叠对误差由晶圆中心向外渐增。4.如申请专利范围第1项之方法,其中若某一像场中心点相对于晶圆中心点的坐标为(Rx,Ry),则像场间扩大叠对误差修正Ex(在x方向)和Ey(在y方向)在该像场所产生的该像场内平移叠对误差为(Tx,Ty)=(Rx*Ex,Ry*Ey)。5.一种量测叠对误差及叠对制程窗口之方法,该方法之步骤至少包含:提供一半导体基材,该半导体基材包含一图案形成于其上;形成一膜层于该图案上;形成一光阻于该膜层上;执行微影制程时加入像场间扩大叠对修正(interfield expansion overlay correction);显影后形成一像场图案阵列;量测阵列中各该像场图案之叠对误差(以定位标记为准);完成全部积体电路制程;及测量各晶粒在晶圆上之良率分布,以求得叠对制程窗口(overlay process window)及叠对标的(overlay target)。6.如申请专利范围第5项之方法,其中上述之像场间扩大叠对修正功能在各像场产生像场内平移叠对误差。7.如申请专利范围第5项之方法,其中上述之像场图案阵列中,各像场之该像场内平移叠对误差由晶圆中心向外渐增。8.如申请专利范围第5项之方法,其中若某一像场中心点相对于晶圆中心点的坐标为(Rx,Ry),则像场间扩大叠对误差修正Ex(在x方向)和Ey(在y方向)在该像场所产生的该像场内平移叠对误差为(Tx,Ty)=(Rx*Ex,Ry*Ey)。图式简单说明:第一图A显示大、小框状定位标记叠对时之上视示意图。第一图B显示大、小框状定位标记叠对时之剖面示意图。第二图A描绘一像场间旋转叠对误差之示意图。(阴影区域表当层之像场,空白区域表前层之像场,正十字表像场之中心,斜十字表晶圆之中心,从第二图A至第二图F皆适用。)第二图B描绘一像场间非正交叠对误差之示意图。第二图C描绘一像场间扩大叠对误差之示意图。第二图D描绘一像场内平移叠对误差之示意图。此图亦可表示像场间平移叠对误差之示意图。第二图E描绘一像场内旋转叠对误差之示意图。第二图F描绘一像场内放大叠对误差之示意图。第三图显示本发明之方法流程图。第四图描绘本发明之像场间扩大叠对阵列示意图。此图亦描绘本发明于AEl时求出ADl叠对标的的方法之示意图。(阴影区域表当层之像场,空白区域表前层之像场。) |
