半导体构装的方法及其结构

摘要

本发明为一种半导体构装的方法及其结构，主要是能同时进行凸块成型（bumping）与接合（bonding）制程，藉由在晶片或装配基板上形成贯穿I/O焊垫的孔洞，构装时，对准晶片与基板的I/O焊垫，由贯穿孔洞注入焊料形成连通I/O焊垫间的一焊料凸块，以接合晶片与基板；具有制程简易，具备与覆晶相同之高电气性能优点，同时适用于周边或面矩阵I/O焊垫排列方式的晶片，而且成本低廉，具提供微细间距（fine pitch）能力，能根本解决热膨胀系数（CTE）不匹配之可靠性问题，同时适用于晶片面朝上（face-up）与面朝下（face-down）之组装形态。

主权项

1.一种半导体构装的方法,至少包括下列步骤:提供一基板,其表面具有至少以一第一绝缘层形成隔离的一第一I/O焊垫;形成一贯穿该第一I/O焊垫与该基板的孔洞;提供一积体电路晶片,其表面具有至少以一第二绝缘层形成隔离的一第二I/O焊垫;对准该第二I/O焊垫至面对该第一I/O焊垫的位置;以及由该孔洞注入焊料以形成连通该第一I/O焊垫与该第二I/O焊垫的一焊料凸块,以接合该基板与该晶片。2.如申请专利范围第1项所述之半导体构装的方法,更包含研磨该晶片至一足够薄厚度的步骤。3.如申请专利范围第2项所述之半导体构装的方法,其中该研磨后的晶片厚度约为30m-100m。4.如申请专利范围第1项所述之半导体构装的方法,其中该基板为一模组电路板。5.如申请专利范围第1项所述之半导体构装的方法,其中该基板为一印刷电路板。6.如申请专利范围第1项所述之半导体构装的方法,更包含以一雷射制程钻出该贯穿的孔洞。7.如申请专利范围第1项所述之半导体构装的方法,更包含一微机电加工(MEMS bulk machining)制程形成该贯穿的孔洞。8.如申请专利范围第1项所述之半导体构装的方法,其中该第二I/O焊垫系以面矩阵方式排列于该晶片表面。9.如申请专利范围第1项所述之半导体构装的方法,其中该第二I/O焊垫系形成沿该晶片表面周边排列。10.如申请专利范围第1项所述之半导体构装的方法,其中该第二I/O焊垫上更包含形成有一UBM层。11.如申请专利范围第1项所述之半导体构装的方法,更包含以一焊料射出制程注入该焊料。12.如申请专利范围第1项所述之半导体构装的方法,更包含以一印刷制程注入该焊料。13.如申请专利范围第1项所述之半导体构装的方法,其中该焊料注入后更包含以一重汽制程形成该焊料凸块。14.一种半导体构装的方法,至少包括下列步骤:提供一积体电路晶片,其表面具有至少以一第一绝缘层形成隔离的一第一I/O焊垫;形成一贯穿该第一I/O焊垫与该晶片的孔洞;提供一基板,其表面具有至少以一第二绝缘层形成隔离的一第二I/O焊垫;对准该第一I/O焊垫至对应该第二I/O焊垫的位置;以及由该孔洞注入焊料以形成连通该第一I/O焊垫与该第二I/O焊垫的一焊料凸块,以接合该基板与该晶片。15.如申请专利范围第14项所述之半导体构装的方法,更包含研磨该晶片至一足够薄厚度的步骤。16.如申请专利范围第15项所述之半导体构装的方法,其中该研磨后的基板厚度约为30m-100m。17.如申请专利范围第14项所述之半导体构装的方法,其中该基板为一模组电路板。18.如申请专利范围第14项所述之半导体构装的方法,其中该基板为一印刷电路板。19.如申请专利范围第14项所述之半导体构装的方法,更包含以一雷射制程钻出该贯穿的孔洞。20.如申请专利范围第14项所述之半导体构装的方法,更包含一微机电加工(MEMS bulk machining)制程形成该贯穿的孔洞。21.如申请专利范围第14项所述之半导体构装的方法,更包括于该贯穿孔洞表面形成一阻障层。22.如申请专利范围第14项所述之半导体构装的方法,其中该第一I/O焊垫系以面矩阵方式排列于该晶片表面。23.如申请专利范围第14项所述之半导体构装的方法,其中该第一I/O焊垫系形成沿该晶片表面周边排列。24.如申请专利范围第14项所述之半导体构装的方法,更包含以一焊料射出制程注入该焊料。25.如申请专利范围第14项所述之半导体构装的方法,更包含以一印刷制程注入该焊料。26.如申请专利范围第14项所述之半导体构装的方法,其中该焊料注入后更包含以一重流制程形成该焊料凸块。27.如申请专利范围第14项所述之半导体构装的方法,其中该晶片系以面朝上接合于该基板。28.如申请专利范围第14项所述之半导体构装的方法,其中该晶片系以面朝下接合于该基板。29.如申请专利范围第14项所述之半导体构装的方法,更包括下列步骤:提供另一积体电路晶片,其表面具有至少以一第三绝缘层形成隔离的一第三I/O焊垫;形成一贯穿该第三I/O焊垫与该晶片的孔洞;对准该第三I/O焊垫至对应该第一I/O焊垫的位置;以及由该孔洞注入焊料以形成连通该第一I/O焊垫与该第三I/O焊垫的一焊料凸块,以接合该两晶片。30.一种半导体构装结构,至少包括:一第一基板,其表面具有至少以一第一绝缘层形成隔离的一第一I/O焊垫,并形成有贯穿该第一I/O焊垫与该第一基板的孔洞;一第二基板,其表面具有至少以一第二绝缘层形成隔离的一第二I/O焊垫;以及一焊料凸块,填充于该孔洞及该孔洞处的该第一基板与该第二基板间,以接合该第一基板与该第二基板,并使该第一I/O焊垫与该第二I/O焊垫形成电气连通。31.如申请专利范围第30项所述之半导体构装结构,其中该第一基板为一印刷电路板,而该第二基板上则形成有积体电路。32.如申请专利范围第31项所述之半导体构装结构,其中该第一基板为一模组电路板。33.如申请专利范围第31项所述之半导体构装结构,其中该第二I/O焊垫系以面矩阵方式排列于该第二基板表面。34.如申请专利范围第31项所述之半导体构装结构,其中该第二I/O焊垫系形成沿该第二基板表面周边排列。35.如申请专利范围第31项所述之半导体构装结构,其中该第二I/O焊垫上更包含有一UBM层。36.如申请专利范围第30项所述之半导体构装结构,其中该第一基板上形成有积体电路,而该第二基板则为一印刷电路板。37.如申请专利范围第36项所述之半导体构装结构,其中该第二基板为一模组电路板。38.如申请专利范围第36项所述之半导体构装结构,其中该第一I/O焊垫系以面矩阵方式排列于该第一基板表面。39.如申请专利范围第36项所述之半导体构装结构,其中该第一I/O焊垫系形成沿该第一基板表面周边排列。40.如申请专利范围第36项所述之半导体构装结构,其中该贯穿孔洞表面更包含有一阻障层。41.如申请专利范围第36项所述之半导体构装结构,其中该第一基板系以面朝上接合于该第二基板。42.如申请专利范围第36项所述之半导体构装结构,其中该第一基板系以面朝下接合于该第二基板。43.如申请专利范围第36项所述之半导体构装结构,更包括:一第三基板,其上形成有积体电路,表面则具有至少以一第三绝缘层形成隔离的一第三I/O焊垫,并形成有贯穿该第一I/O焊垫与该第一基板的孔洞;以及一第二焊料凸块,填充于该孔洞及该孔洞处的该第一基板与该第三基板间,以接合该第一基板与该第三基板,并使该第一I/O焊垫与该第三I/O焊垫形成电气连通。图式简单说明:第一图A-第一图G绘示根据本发明一种半导体构装方法之一较佳实施例流程的剖面图;第二图A-第二图H绘示根据本发明一种半导体构装方法之另一较佳实施例流程的剖面图;第三图绘示习知覆晶构装的流程与产业架构示意图;以及第四图绘示本发明半导体构装方法的流程与产业架构示意图。