| 主权项 |
1.一种藉控制列选择线信号以遮蔽资料之半导体 记忆体装置,该半导体记忆体装置包括: 若干记忆体格阵列; 若干交换器,各具有一第一端及一第二端,其中各 交换器之第一端,系连接至一第一记亿体格阵列的 位元线,以及各交换器之第二端,系连接至一邻近 该第一记忆体格阵列之第二记亿体格的位元线; 至少一接收遮蔽信号及输出至少一列选择线信号 之列解码器,启动该若干交换器以回应至少该列选 择线信号其中之一; 至少一资料输出/入驱动器;以及 至少一资料输出/入线将该资料输出/入驱动器连 接至该若干记亿体格阵列; 其中该遮蔽信号避免资料被写入某些列位址及对 应至该列位址之位元线中,以及其中该资料输出/ 入双向驱动驱动器资料。2.如申请专利范围第1项 之半导体记忆体装置,其中该资料输出/入驱动器 的数量系小于列选择线信号的数量。3.如申请专 利范围第1项之半导体记忆体装置,其中同时致能 该列选择线信号。4.如申请专利范围第1项之半导 体记忆体装置,其中该列解码器包括至少一预解码 器,及至少一主解码器,其中该列解码器接收遮蔽 信号及列位址,以及输出该列选择线信号。5.如申 请专利范围第4项之半导体记忆体装置,其中该预 解码器接收至少一用于选择至少一列选择线信号 之选择信号。6.如申请专利范围第4项之半导体记 忆体装置,其中该列解码器运作,以致至少一选择 信号及至少一遮蔽信号的接收,决定将输出之列选 择线信号的数量。7.如申请专利范围第4项之半导 体记忆体装置,其中该预解码器系由一可致能时脉 信号加以致能。8.如申请专利范围第4项之半导体 记忆体装置,其中该预解码器包括: 一作为该遮蔽信号缓冲之第一逻辑单元; 一侦测该列位址某部份的第二逻辑单元;以及 一从该第一逻辑单元或该第二逻辑单元选择输出 之第三逻辑单元。9.如申请专利范围第8项之半导 体记忆体装置,其中当来自该第三逻辑单元变为有 效时,即致能该主解码器。10.一种用于半导体装置 之列解码器,包括: 若干预解码器,每一该解码器接收一选择信号、一 遮蔽信号及列位址之较低位元,且输出信号;以及 至少一主解码器,每一该主解码器接收该预解码器 及列位址较高位元之输出信号,且输出若干列选择 信号,其中许多列选择信号在预解码器数量小于有 效遮蔽信号数量时,系同时启动。11.如申请专利范 围第10项之列解码器,其中该预解码器包括: 一作为该遮蔽信号之第一逻辑单元; 一侦测该列位址较低位元之第二逻辑单元;以及 一从第一逻辑单元或该第二逻辑单元选择输出之 第三逻辑单元。12.如申请专利范围第10项之列解 码器,其中该预解码器的数量对于列位址较低位元 的数量之电源而言为两个。13.如申请专利范围第 10项之列解码器,其中该预解码器系由可致能时脉 信号加以启动。14.如申请专利范围第11项之列解 码器,其中当该第三逻辑单元的输出为有效时,即 启动该主解码器。图式简单说明: 第一图根据本发明,藉由控制列选择线信号,来显 示用于遮蔽资料的半导体记忆体装置; 第二图显示用于产生第一图列选择线信号之列解 码器; 第三图为如第二图所示之列解码器列位址的较低 位元(CAi)为3位元,CA0 CA1,及CA2时,图解形成8个预解 码器的过程; 第四图A及第四图B显示第三图的预解码器;以及 第五图显示用于产生第四图A及第四图B的第一及 第二控制信号PBWD及PBWB之电路。 |
