| 主权项 |
1.一种微电脑,即将中央处理机组,及由前述中处理 机组存取控制之存储器,及在前述存储器与中央处 理机组之间传递数据之数据总线,及前记同步于中 央处理机组动作之数字信号处理机组,含于1基片 之微电脑,其中 前述中央处理机组系含经前述数据总线取出中央 处理机组用之16位固定长之CPU指令,及数字信号处 理机组用之16位或32位长之DSP指令之指令寄存器, 及依据前述指令寄存器取出之指令之一部份之复 数位,识别CPU指令及DSP指令,随识别结果,形成前述 数字信号处理机组之动作控鄅用DSP控制信号及中 央处理机组之动作控制用CPU控制信号之译码器而 成。2.如申请专利范围第1项所述之微电脑,其中前 述译码器系含将指令寄存器之上位16位译码形成 前述CPU译码信号及DSP译码信号之第1译码电路,及 在第1译码电路32位长之DSO指令时,输出将指令寄存 器之下位16位编码之信号,而在识别其以外之指令 时,输出意味输出无效之代码之代码变换电路,而 将前述DSP译码信号及代码变换电路之输出做为DSP 控制信号。3.一种微电脑,系含中央处理组,及同步 于前述中央处理组动作之数字信号处理机组,及共 同连接前述中央处理机组及前述数字信号处理机 组之内部总线,予以半导体集成电路化而成之微电 脑,其中 前述中央处理机组系具备,具有实施对该中央处理 机组规定数字信号处理机组间之数字转送之第1代 码领域之第1格式指令,及具有与前述第1代码领域 同格式之第2代码领域,并对数字信号处理机组规 定使用该第2代码领域规定之转送数字之演算处理 之第3代码领域之第2格式指令用之实施控制装置 而成。4.如申请专利范围第3项所述之微电脑,其中 前述第1格式令及第2格式指令,具有表示其为第1格 式或第2格式用之第4领域。5.如申请专利范围第4 项所述之微电脑,其中前述实施控制装置,系含共 用于前述第1格式指令及第2格式指令之指令寄存 器,及 将含于前述指令寄存器取出之指令之前述第1代码 领域及第4代码领域或第2代码领域及第4代码领域 译码之译码装置,及 依其译码结果实施位址演算,实施前述数据转送控 制之实施装置而成。6.如申请专利范围第5项所述 之微电脑,其中,前述指令寄存器,具有共用于保持 前述第1代码领域及第4代码领域或第2代码领域及 第4代码领域之上位领域,及利用于保持前述第3代 码领域之下位领域,而前述译码装置,系依据前述 第4领域之译码结果,输出表示前述指令寄存器保 持第2格式指令之控制信号,依据其控制信号,自前 述下位领域向前述数字信号处理机组供给第3代码 领域之代码数据之装置而成。7.一种半导体基板 上之资料处理装置包含中央处理机组,及由中央处 理机组存取之存储器,及连接于前述存储器及前述 中央处理机组之数据总线,及由前述中央处理机组 控制其动作之数字信号处理机组; 其中前述中央处理机组系包含,与前述数据总机连 接,藉前记数据总机将存储器供给之指令取出之指 令寄存器,及与前述指令寄存器连接之译码器;其 中前述指令系包含前述中央处理机组用之第1位长 之第1指令,及藉前述数据总机被结合之前述数字 信号处理机组用之第1位长或比第1位长更长之第2 位长之第2指令; 其中前述译码器系将被前述指令寄取器取出之指 令之一部分之复数位译码,且识别被前述指令寄取 器取出之指令是第1指令,或第2指令或皆不是。8. 如申请专利范围第7项之资料处理装置,其中 前述译码器将前述指令寄存器取出之指令识别为 第1指令时,产生用以控制前述中央处理机组之第1 控制信号; 前述译码器将前述指令寄存器取出之指令识别为 第2指令,数字信号处理机组之第2控制信号。9.如 申请专利范围第8项之资料处理装置,其中前述指 令寄存器系含第1位长之上位区及第1位长之下位 区而成第2位长;其中前述译码器系包含将前述指 令寄存器之上位区取出之指令码予以译码并生成 前述第1控制信号及译码信号之译码电路,及码变 换电路;其中前述码变换电路系,于前述译码器将 前述指令寄取器取出之指令识别为第2位长之第2 指令时,输出将前述指令寄取器之下位区取出之指 令码指令化之信号,且前述译码器识别为第2位长 之第2指令外之指令时,输出意味1输出无效之码;其 中前述译码信号及前述变换电路之输出变成第2控 制信号。图式简单说明: 第一图:本发明之一实施例有关之微电脑之全部方 块图。 第二图:微电脑之一例地址图。 第三图:详细表示模数地址输出部之CPU芯之方块图 。 第四图:DSP引擎之一例方块图。 第五图:关于微电脑之指令格式及指令代码之一例 说明图。 第六图:表示CPU芯之译码器与DSP引擎之译码器之连 接构成之方块图。 第七图:CPU芯内部之ALU运算指令之实施时间图。 第八图:自存储器将数据读进CPU芯之指令之实施时 间图。 第九图:自CPU芯将数据写进存储器之指令之实施时 间图。 第十图:实施DSP指令时之一例时间图。 第十一图:自X,Y存储器将数据读进DSP引擎之指令之 实施时间图。 第十二图:自DSP引擎将数据写进X,Y存储器之指令之 实施时间图。 第十三图:自存储器将数据读进DSP引擎之指令之实 施时间图。 第十四图:自DSP引擎将数据写进存储器之指令之实 施时间图。 第十五图:DSP运算指令之一例实施时间图。 第十六图:连续实施DSP运算指令时之一例时间图。 第十七图:表示对应第六图之另一实施例之方块图 。 第十八图:表示规定微电脑之内藏存储器与DSP引擎 3之内藏寄存器间之数据转送之16位DSP指令代码之 指令格式图。 第十九图:表示规定微电脑之外部存储器与DSP引擎 3之内藏寄存器间之数据转送之16位DSP指令之代码 之指令格式图。 第二十图:表示着眼于32位DSP指令之A信息组时之该 信息组之代码及其对应之助记等之指令格式图。 第二十一图:表示着眼于32位DSP指令之B信息组时之 该信息组之代码及其对应之助记等之指令格式图 。 |
