| 主权项 |
1.一种半导体积体电路装置,系具有:具记忆格之第1领域,及具逻辑电路之第2领域;上述记忆格系具有:具第1 源/汲极半导体领域及闸极的第1MISFET,及电连接上述第1源/汲极半导体领域之另一方的电容元件;具有电连接上述第1源/汲极半导体领域之另一方的位元线;上述逻辑电路,系具备具第2源/汲极半导体领域及闸极的第2MISFET;具备形成于上述第1MISFET及第2MISFET上部的第1绝缘膜;于上述第2MISFET上部具备:形成于上述第2源/汲极半导体领域之一方上部之上述第1绝缘膜上的第1接触孔;及形成于上述第2源/汲极半导体领域之另一方上部之上述第1绝缘膜上的第2接触孔;及与上述位元线形成于同一层,为将上述第2源/汲极半导体领域之一方分歧而通过上述第1接触孔电连接上第2源/汲极半导体领域之另一方的第1导电体膜;及与上述位元线形成于同一层,为将上述第2源/汲极半导体领域之另一方分歧而通过上述第2接触孔电连接上述第2源/汲极半导体领域之另一方的第2导电体膜。2.如申请专利范围第1项之半导体积体电路装置,其中上述第1及第2接触孔系分别由形成于上述第1绝缘膜之多数开口部构成。3.如申请专利范围第2项之半导体电路装置,其中另具有:上述第1导电体膜、第2导电体膜及位元线上部所形成之第2绝缘膜,及上述第2绝缘膜上所形成及于上述第1导电体膜的第3接触孔;及上述第2绝缘膜上所形成及于上述第2导电体膜的第4接触孔;及形成于上述第2绝缘膜上部,介由上述第3接触孔电连接上述第2导电体膜的第3导电体膜;及形成于上述第2绝缘膜上部,介由上述第4接触孔电连接上述第3导电体膜的第4导电体膜。4.如申请专利范围第1项之半导体积体电路装置,其中另具有:形成于上述第2之源/汲极半导体领域表面的矽化物层。5.如申请专利范围第1项之半导体积体电路装置,其中:上述第1导电体膜及第2导电体膜,系以高熔点金属膜、或多晶矽膜及高熔点金属膜积层之多晶矽化物膜构成。6.如申请专利范围第3项之半导体积体电路装置,其中:构成上述第1及第2接触孔的多数开口部之间距,系和上述第3导电体膜及与该第3导电体膜同一层形成近接之另一导电体膜间之间距相同或较其小。7.一种半导体积体电路装置之制造方法,系具备具DRAM之记忆格的第1领域,及具逻辑电路的第2领域之半导体积体电路装置之制造方法,其具有以下工程:(a)于半导体基板主面上之第1领域形成由闸极绝缘膜、闸极、一对半导体领域构成之具源/汲极的第1MISFET,于上述半导体基板主面上之第2领域形成由闸极绝缘膜、闸极、一对半导体领域构成之具源/汲极的第2MISFET的工程;(b)于上述第1及第2MISFET上部形成第1绝缘膜的工程;(c)于上述第1MISFET之源/汲极之一方上部形成接触孔,同时于上述第2MISFET之源/汲极之各上部之第1绝缘膜形成多数接触孔的工程;(d)于上述各工程形成之各接触孔内部形成栓塞的工程;(e)于上述各栓塞上形成第1导电体膜的工程;及(f)对上述第1导电体膜施予图型化俾形成,介由上述栓塞电连接上述第1MISFET之源/汲极的位元线,及介由上述多数栓塞电连接上述第2MISFET之源/汲极之一方,且分歧上述源/汲极之一方的第1配线,及介由上述多数栓塞电连接上述第2MISFET之源/汲极之另一方,且分歧上述源/汲极之另一方的第2配线之工程。8.如申请专利范围第7项之半导体积体电路装置之制造方法,其中另具有:(g)于上述位元线、第1配线及第2配线上部形成第2绝缘膜的工程;(h)于上述第2绝缘膜形成及于上述第1配线之接触孔,及及于上述第2配线之接触孔的工程;(i)于上述第2绝缘膜所形成各接触孔内部形成栓塞的工程;及(j)形成介由上述各栓塞电连接第1配线之第3配线,及电连接第2配线之第4配线的工程。9.如申请专利范围第7项之半导体积体电路装置之制造方法,其中另具有:(g)于上述第2MISFET之源/汲极表面形成矽化物层的工程。10.一种半导体积体电路装置,系于半导体基板主面上具有记忆格MIS电晶体,及第1MIS电晶体;上述记忆格MIS电晶体系具有:一对半导体领域构成之第1源/汲极、闸极绝缘膜、及闸极;上述第1MIS电晶体系具有:一对半导体领域构成之第2源/汲极、闸极绝缘膜、及闸极;于上述记忆格及第1MIS电晶体上部具有第1绝缘膜;于上述第1绝缘膜内部具有电连接上述第1源/汲极之一方的第1导电体,及电连接上述第2源/汲极之一方的第2导电体,及电连接上述第2源/汲极之另一方的第3导电体;于上述第1绝缘膜上具有:介由上述第1导电体电连接上述第1源/汲极之一方的位元线,及介由上述第2导电体电连接上述第2源/汲极之一方的第1导电体膜,及介由上述第3导电体电连接上述第2源/汲极之另一方的第2导电体膜;于上述位元线、第1导电体膜、第2导电体膜上部具第2绝缘膜;于上述第2绝缘膜上部具有电连接上述第1源/汲极之另一方的电容元件。11.如申请专利范围第10项之半导体积体电路装置,其中另具有:形成于上述电容元件上的第3绝缘膜;及形成于上述第3绝缘膜上的第1及第2配线;及电连接上述第1配线与第1导电体膜的第4导电体,及电连接上述第2配线与第2导电体膜的第5导电体。12.如申请专利范围第11项之半导体积体电路装置,其中上述第4导电体系形成于第2源/汲极之一方上部,上述第5导电体系形成于第2源/汲极之另一方上部。13.如申请专利范围第11项之半导体积体电路装置,其中上述第2导电体与第2源/汲极之一方间之接触面积,系大于第4导电体与第1导电体膜间之接触面积,上述第3导电体与第2源/汲极之另一方间之接触面积,系大于第5导电体与第2导电体膜间之接触面积。14.如申请专利范围第11项之半导体积体电路装置,其中于上述半导体基板主面上,第2导电体之横断面积系大于第4导电体之横断面积,上述第3导电体之横断面积系大于第5导电体之横断面积。15.如申请专利范围第11项之半导体积体电路装置,其中上述第2导电体之平面布局上之面积,系大于第4导电体之平面布局之面积,上述第3导电体之平面布局上之面积系大于第5导电体之平面布局上之面积。16.如申请专利范围第11项之半导体积体电路装置,其中上述第2导电体与第2源/汲极之一方间之接触面积,系大于第1导电体与第1源/汲极之一方间之接触面积,上述第3导电体与第2源/汲极之另一方间之接触面积,系大于第1导电体与第1源/汲极之一方间之接触面积。17.如申请专利范围第11项之半导体积体电路装置,其中于上述半导体基板主面上,第2及第3导电体之横断面积系大于第1导电体之横断面积。18.如申请专利范围第11项之半导体积体电路装置,其中上述第2及第3导电体之平面布局上之面积,系大于第1导电体之平面布局上之面积。19.如申请专利范围第10项之半导体积体电路装置,其中上述第2导电体系由上述第1绝缘膜分割之多数导电体构成,上述多数导电体之各个系分别电连接上述第1导电体膜及第2源/汲极之一方,上述第3导电体系由上述第1绝缘膜分割之多数导电体构成,上述多数导电体之各个系分别电连接上述第2导电体膜及第2源/汲极之另一方。20.如申请专利范围第19项之半导体积体电路装置,其中构成上述第2及第3导电体之多数导电体之各个平面布局上之面积,系等于或大于上述第1导电体之平面布局上之面积。21.如申请专利范围第19项之半导体积体电路装置,其中于上述半导体基板主面上构成上述第2及第3导电体之多数导电体之各个横断面积,系等于或大于上述第1导电体之横断面积。22.一种半导体积体电路装置之制造方法,系具备:包含具第1源/汲极之第1MIS电晶体及电连接上述第1MIS电晶体之电容元件的记忆格;及具第2源/汲极领域的第2MIS电晶体之半导体积体电路装置之制造方法;其具有以下工程:(a)于半导体基板主面上形成第1及第2MIS电晶体的工程;(b)于上述第1及第2MIS电晶体上部形成第1绝缘膜的工程;(c)于上述第1绝缘膜中形成电连接上述第1源/汲极之一方的第1导电体之工程;(d)于上述第1绝缘膜中形成电连接上述第2源/汲极之一方的第2导电体,及电连接上述第2源/汲极之另一方的第3导电体之工程。(e)于上述第1绝缘膜上部形成第1导电体膜的工程;(f)除去上述第1导电体膜之一部分,俾形成由上述第1导电体膜之一部分构成之,介由上述第1导电体电连接上述第1源/汲极之一方的位元线,及介由上述第2导电体电连接第2源/汲极之一方的第2导电体膜,及介由上述第3导电体电连接第2源/汲极之另一方的第3导电体膜之工程;(g)于上述位元线、第2导电体膜、第3导电体膜上部形成第2绝缘膜之工程;及(h)于上述第2绝缘膜上部形成电连接上述第1源/汲极之另一方的电容元件之工程。23.如申请专利范围第22项之半导体积体电路装置之制造方法,其中另具有:(i)于上述电容元件上部形成第3绝缘膜的工程;(j)于上述第3绝缘膜中形成电连接上述第2导电体膜的第3导电体,及电连接上述第3导电体膜的第4导电体之工程;(k)于上述第3绝缘膜上部形成第4导电体膜之工程;及(l)除去上述第4导电体膜之一部分,俾形成由上述第4导电体膜之一部分构成之,介由上述第2导电体膜及第3导电体电连接之第1配线,及介由上述第2导电体层及第4导电体电连接之第2配线的工程。24.如申请专利范围第22项之半导体积体电路装置之制造方法,其中上述(a)工程包含有:将源/汲极形成用之半导体领域形成于上述半导体基板主面上之工程;及于上述半导体领域表面形成矽化物领域之工程。25.如申请专利范围第24项之半导体积体电路装置之制造方法,其中上述矽物化领域之厚度为15-20nm。26.如申请专利范围第22项之半导体积体电路装置之制造方法,其中上述(c)工程系包含有:于上述第1绝缘膜形成开口部之工程;及于上述开口部内部形成多晶矽导电体之工程。27.如申请专利范围第22项之半导体积体电路装置之制造方法,其中上述(d)工程系包含有:于上述第2源/汲极之一方上部之第1绝缘膜形成第1多数开口部之工程;于上述第2源/汲极之另一方上部之第1绝缘膜形成第2多数开口部的工程;于包含上述第1及第2多数开口部内部之上述第1绝缘膜上形成第5导电体膜的工程;及除去上述第5导电体膜之一部分,俾于上述第1多数开口部中形成上述第5导电体膜之一部分构成之上述第2导电体,于上述第2多数开口部中形成上述第5导电体膜之一部分构成上述第3导电体的工程。28.如申请专利范围第27项之半导体积体电路装置之制造方法,其中上述第1导电体膜及第5导电体膜系包含高熔点金属膜。29.如申请专利范围第27项之半导体积体电路装置之制造方法,其中上述第1导电体膜及第5导电体膜系包含W膜。30.如申请专利范围第22项之半导体积体电路装置之制造方法,其中上述(h)工程系包含热处理工程;上述热处理工程温度,系低于上述第1导电体膜及第5导电体层之熔点,且高于第4导电体膜之熔点。31.如申请专利范围第22项之半导体积体电路装置之制造方法,其中上述(h)工程系包含有:于上述第2绝缘膜上部形成第3绝缘膜之工程;及于上述第3绝缘膜形成开口部之工程;于上述开口部内部形成电连接第1源/汲极之另一方的第1电极之工程;及于上述第1电极上及第2绝缘膜上形成介电体膜之工程;及于上述介电体膜上形成第2电极之工程。32.如申请专利范围第23项之半导体积体电路装置之制造方法,其中上述(j)工程中,上述第1配线系形成于第2源/汲极之一方上部,上述第2配线系形成于第2源/汲极之另一方上部。图式简单说明:第一图:本发明之一实施形态之MISFET显示用半导体基板之重要部份平面图。第二图:第一图之A-A'线之MISFET之重要部份断面图。第三图:第一图之B-B'线之MISFET之重要部份断面图。第四图(a):本发明之一实施形态之MISFET之源/汲极之寄生电阻说明用等效电路图。第四图(b):习知MISFET之源/汲极之寄生电阻说明用等效电路图。第五图:本发明之一实施形态适用之逻辑-DRAM混载之LSI之制造方法显示之半导体基板之重要部份断面图。第六图:本发明另一实施形态之MISFET显示用之半导体基板之重要部份断面图。第七图:本发明人检讨之MISFET显示用之半导体基板之重要部份平面图。第八图:本发明人检讨之MISFET显示用之半导体基板之重要部份平面图。 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