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1.一种半导体积体电路装置,其中积体电路晶片安装在一个引线框架晶片安装区域的两个表面上以及积体电路晶片的电极与引线端点藉着键接线彼此连接在一起,每一个安装在晶片安装区域两个表面的两个积体电路晶片包含一个内部电路,只有一个特定电路提供于两个积体电路晶片的两个内部电路,至少特定电路的一部份形成于晶片安装区域一个表面上的积体电路晶片内部。2.如申请专利范围第1项之半导体积体电路装置,其中特定电路完全包含在晶片安装区域一个表面上的积体电路晶片内部。3.如申请专利范围第1项之半导体积体电路装置,其中特定电路被分成两部份,一部份包含在晶片安装区域一个表面上的积体电路晶片内部以及另一部份包含在晶片安装区域另一个表面上的积体电路晶片内部。4.如申请专利范围第2项之半导体积体电路装置,其中连接到一个表面上积体电路晶片之特定电路的电极与连接到另一个表面上积体电路晶片之特定电路的电极,彼此以一个没有和外界连接的引线连接在一起,并且以一个键接线连接引线至电极上。5.如申请专利范围第3项之半导体积体电路装置,其中连接到一个表面上积体电路晶片之特定电路一部份的电极与连接到另一个表面上积体电路晶片之内部电路的电极彼此连接在一起,并且连接到另一个表面上积体电路晶片之特定电路另一部份的电极与连接到一个表面上积体电路晶片之内部电路的电极彼此连接在一起,这些连接以一个没有和外界连接的引线连接形成,并且以一个键接线连接引线至电极上。6.如申请专利范围第2项之半导体积体电路装置,其中一个表面上积体电路晶片之特定电路的输出讯号经由晶片安装区域传送到另一个表面上的积体电路晶片。7.如申请专利范围第6项之半导体积体电路装置,其中特定电路是一个基板偏压产生器电路。8.如申请专利范围第2项之半导体积体电路装置,其中每一个积体电路晶片是一个记忆晶片,以及特定电路是一个位址转换侦测器电路。9.如申请专利范围第3项之半导体积体电路装置,其中每一个积体电路晶片是一个记忆晶片,以及特定电路是一个位址转换侦测器电路。10.如申请专利范围第2项之半导体积体电路装置,其中安装在晶片安装区域两个表面之积体电路晶片的电极彼此连接到一个共同引线端点,且特定电路是共同引线端点的一个静电保护电路。11.如申请专利范围第3项之半导体积体电路装置,其中安装在晶片安装区域两个表面之积体电路晶片的电极彼此连接到一个共同引线端点,且特定电路是共同引线端点的一个静电保护电路。12.如申请专利范围第6项之半导体积体电路装置,其中特定电路是一个基板偏压产生器电路,且另一表面上积体电路晶片内部金属氧化物半导体(MOS)电晶体的门限电压被设定成低于MOS电晶体处于基板偏压产生器电路的偏压没有应用到基板时之状态的门限电压。图式简单说明:第一图是本发明申请专利范围第4与第11项中说明的半导体积体电路装置一个较佳实例的概要图示;第二图是第一图中在两个表面上每一个积体电路晶片的晶片选择控制电路方块图;第三图是第一图中在两个表面上每一个积体电路晶片的静电保护电路方块图;第四图是本发明申请专利范围第2与第8项中说明的半导体积体电路装置一个较佳实例的概要图示;第五图是第四图中在一个表面上之记忆晶片的位址转换侦测器(ATD)电路方块图;第六图是应用于上述中在两个表面上之ATD电路与记忆晶片的内部电路输入与输出讯号的时序图表;第七图是本发明申请专利范围第7项中说明的半导体积体电路装置一个较佳实例的概要图示;第八图是第七图中在一个表面上之动态随机接达记忆体(DRAM)晶片的概要图示;第九图是本发明申请专利范围第12项中说明的半导体积体电路装置一个较佳实例的概要图示;以及第十图是先前技艺一个双面安装型半导体积体电路装置的概要图示。 |
