| 主权项 |
1.一种具有用来精确同步时脉与资料之微延迟控制电路的时脉同步记忆体.该微延迟控制电路系具有第一型延迟单元及第二型延迟单元,并用来允许该时脉通过该第一及第二型延迟单元中至少其一,以精细地调整时脉的延迟时间。2.如申请专利范围第1项所述之时脉同步记忆体,其中该第一型延迟单元系以第一个微时间单位来延迟时脉,且第二型延迟单元以比第一个微时间单位短的第二个微时间单位来延迟时脉。3.如申请专利范围第2项所述之时脉同步记忆体,其中该第一个微时间单位为200微微秒之期间,而第二个微时间单位为100微微秒之期间。4.一种允许时脉及资料在一记忆体控制器与SLDRAMs之间传输的时脉同步记忆体,其包含:用来设定将被延迟的时脉之延迟时间的延迟量设定机构;用来回应该延迟量设定机构的输出信号,以选择性地执行第一个及第二个延迟模式的延迟级;以及用来解码该延迟量设定机构的输出信号,并允许延迟级中延迟时脉的延迟时间以第一个微时间单位加以变化的解码机构。5.如申请专利范围第4项所述之时脉同步记忆体,其中第一个延迟模式系允许时脉的延迟时间以第一个期间增加,而第二个延迟模式系使时脉的延迟时间以第二个期间增加。6.如申请专利范围第5项所述之时脉同步记忆体,其中第一个时间系对应至"0"之期间,且第二个时间对应至100微微秒之期间。7.如申请专利范围第5项所述之时脉同步记忆体,其中该延迟级包括:至少两个串联连接的第一型延迟单元,每一个第一型延迟单元系回应一输出信号,选择性地以该第一个微时间单元延迟时脉;以及连接至最后之第一型延迟单元的第二型延迟单元,且第二型延迟单元系回应该延迟量设定机构的输出信号,以选择性地以第二个微时间单位延迟时脉。8.如申请专利范围第7项所述之时脉同步记忆体,其中该第一个微时间单位系对应200微微秒之期间,且第二个微时间单位对应100微微秒之期间。9.如申请专利范围第7项所述之时脉同步记忆体,其中该第二型延迟单元系回应来自该延迟量设定机构的输出信号之最低有效位元信号。10.如申请专利范围第7项所述之时脉同步记忆体,其中该第一型延迟单元包括:用来反相该时脉的第一反相器;用来对该第一反相器的输出信号及来自该解码机构的输出信号作逻辑运算的第一NAND闸元件;用来对第一NAND元件的输出信号及前面第一型延迟单元的输出信号作逻辑运算的第二NAND闸元件;以及用来反相该第二NAND闸元件之输出信号的第二反相器。11.如申请专利范围第8项所述之时脉同步记忆体,其中该第二型延迟单元包括:用来反相来自该延迟量设定机构之最低有效位元信号的第一反相器;用来反相该第一型延迟单元输出信号的第二反相器;具有闸极端用于接收第一反相器的输出信号,以及源极端连接至电压源的第一个PMOS电晶体;连接于第二反相器输出端与第一个PMOS电晶体之间的第一个电容器;具有闸极端用于接收来自该延迟量设定机构之最低有效位元信号,以及源极端连接至接地电压的第一NMOS电晶体;连接于该第二反相器输出端与第一个PMOS电晶体之间的第二个电容器;在该第二反相器与输出线之间串联连接的第三至第五反相器;具有闸极端用于接收该第一反相器的输出信号以及源极端连接至电源电压的第二个PMOS电晶体;连接于该第三反相器输出端与第二个PMOS电晶体之间的第三个电容器;具有闸极端用于输入来自该延迟量设定机构的最低有效位元信号及源极端连接至接地电压的第二个NMOS电晶体;以及连接于该第三反相器输出端与第二个NMOS电晶体之间的第四个电容器。图式简单说明:第一图为显示传统SLDRAM系统组成之概要方块图;第二图为显示根据本发明之微延迟控制电路的实施例之概要方块图;第三图为显示第二图中延迟级的实施例之概要方块图;第四图为显示第三图中第一型延迟单元的实施例之概要电路图;第五图为描述第三图中第二型延迟单元的实施例之电路图。 |
