| 主权项 |
1.一种半导体元件之制造方法,至少包含下列步骤:一半导体基底表面上方具有一闸氧化层(gate oxide);形成一多晶矽层于该闸氧化层上方;形成一光阻层于该多晶矽层上方,且该光阻层系用以定义一闸极位置;利用非等向性蚀刻方式蚀刻该光阻层、局部多晶矽层与闸氧化层,用以定义该闸极结构;形成一第一介电质层于该半导体基底表面上方与多晶矽层周围表面上;形成一第二介电质层于该第一介电质层上;利用非等向性蚀刻方式蚀刻该第二介电质层,用以形成闸极侧壁之第一间隙壁;形成一第三介电质层于该第一间隙壁与第一介电质层上方;利用非等向性蚀刻方式蚀刻该第三介电质层,用以形成闸极侧壁之第二间隙壁;及利用回蚀的方式,使其该第一间隙壁与第二间隙壁之高度低于闸极结构之高度。2.如申请专利范围第1项所述之半导体元件制造方法,其中上述之第一介电质层至少包含四乙基氧矽酸盐(tetra-ethyl-ortho-silicate)。3.如申请专利范围第2项所述之半导体元件制造方法,其中上述之第一介电质层至少包含矽元素与氧元素。4.如申请专利范围第1项所述之半导体元件制造方法,其中上述之第二介电质层至少包含氮化矽。5.如申请专利范围第1项所述之半导体元件制造方法,其中上述之第三介电质层至少包含氮化矽。6.如申请专利范围第1项所述之半导体元件制造方法,其中上述之闸极层至少包含多晶矽层。7.如申请专利范围第1项所述之半导体元件制造方法,其中上述之第一间隙壁至少包含氮化矽。8.如申请专利范围第7项所述之半导体元件制造方法,其中上述之第二间隙壁至少包含氮化矽。9.一种半导体元件之制造方法,至少包含下列步骤:一矽底材表面上方具有一闸氧化层(gate oxide);形成一多晶矽层于该闸氧化层上方;形成一光阻层于该多晶矽层上方,且该光阻层系用以定义一金属闸极位置;利用非等向性蚀刻方式蚀刻该光阻层、局部多晶矽层与闸氧化层,系用以定义一金属闸极结构;形成一四乙基氧矽酸盐(tetra-ethyl-ortho-silicate)层于该矽底材表面上方与多晶矽层周围表面上;形成一第一氮化矽层于该四乙基氧矽酸盐(tetra-ethyl-ortho-silicate)层上;利用非等向性蚀刻方式蚀刻该第一氮化矽层,用以形成金属闸极侧壁之第一间隙壁;形成一第二氮化矽于该侧隙壁与四乙基氧矽酸盐层上;利用非等向性蚀刻方式蚀刻该第二氮化矽,用以形成金属闸极侧壁之第二间隙壁;及利用回蚀的方式,使其该第一侧隙壁与第二侧隙壁之高度低于金属闸极结构之高度。10.如申请专利范围第9项所述之半导体元件制造方法,其中上述之闸氧化层系为乾式氧化法制得。11.如申请专利范围第9项所述之半导体元件制造方法,其中上述之闸极系为热扩散法制得。12.如申请专利范围第9项所述之半导体元件制造方法,其中上述之闸极至少包含下列之一:多晶矽、磷、砷及矽化钨。13.如申请专利范围第9项所述之半导体元件制造方法,其中上述之多晶矽之蚀刻系为自行对准反应性离子蚀刻法(self-align reactive ion etch)制得。14.如申请专利范围第9项所述之半导体元件制造方法,其中上述之四乙基氧矽酸盐(tetra-ethyl-ortho-silicate)层系为低压化学沉积法制得。15.如申请专利范围第9项所述之半导体元件制造方法,其中上述之第一间隙壁之蚀刻系为自行对准反应性离子蚀刻法(self-align reactive ion etch)制得。16.如申请专利范围第9项所述之半导体元件制造方法,其中上述之第二间隙壁之蚀刻系为自行对准反应性离子蚀刻法(self-align reactive ion etch)制得。17.如申请专利范围第9项所述之半导体元件制造方法,其中上述之第一间隙壁与第二间隙壁之宽度约为800到1000埃之间。图式简单说明:第一图A系一习知半导体元件之各步骤的动作剖面图,其包含闸极、四乙基氧矽酸盐层与氮化矽层之形成。第一图B系一习知半导体元件之各步骤的动作剖面图,其包含间隙壁之形成。第二图系本发明实施例中半导体元件之各步骤的动作示意图,其包含闸氧化层、多晶矽层、与光阻之形成。第三图系本发明实施例中半导体元件之各步骤的动作示意图,其包含光阻与局部闸氧化层、多晶矽层之蚀刻。第四图系本发明实施例中半导体元件之各步骤的动作示意图,其包含第一氮化矽层之形成。第五图系本发明实施例中半导体元件之各步骤的动作示意图,其包含第一间隙壁之形成。第六图系本发明实施例中半导体元件之各步骤的动作示意图,其包含第二氮化矽层之形成第七图系本发明实施例中半导体元件之各步骤的动作示意图,其包含第二间隙壁之形成、第一间隙壁与第二间隙壁之回蚀制程。 |
