| 主权项 |
1.一种信号模型化电路,包含有:一延迟单元,其系顺序地延迟一第一信号以产生多个已延迟信号;以及用以在该第一信号的一变迁缘位于两个经延迟讯号的两变迁缘之间达至一段指定时间周期时选择该等多个已延迟信号之一之装置,使得该被选择的已延迟讯号被输出作为一模型化讯号。2.依据申请专利范围第1项所述之信号模型化电路,其中,该第一讯号是一经缓冲外部时钟讯号的一输入时钟讯号。3.依据申请专利范围第1项所述之信号模型化电路,其中,该延迟单元包括多个单元延迟端子,其系用以分别产生该等多个经延迟讯号,其各顺序地延迟该第一讯号。4.依据申请专利范围第1项所述之信号模型化电路,其中,该选择装置包括有:一取样及计算单元,其被耦合到该被延迟单元,取样该等多个被延迟信号,以判定该第一信号的该变迁缘是否在两个被延迟信号的变迁缘之间达至该指定时间周期,以及输出一被闭锁启动信号;以及耦合于该取样及计算单元以接收该闭锁启动信号并耦合于该被延迟单元以接收该等多个被延迟信号的一个输出单元,该输出单元依据该闭锁启动信号输出该等多个被延迟信号之一,作为该模型化信号。5.依据申请专利范围第4项所述之信号模型化电路,其中,该取样及计算单元包括有:多个正反器,各接收该第一信号以及一对应被延迟信号;以及多个逻辑闸,各从该等多个正反器中的两个接收一输出値以输出一闭锁启动信号。6.依据申请专利范围第5项所述之信号模型化电路,其中,该等多个逻辑闸包含有多个NOR闸。7.依据申请专利范围第5项所述之信号模型化电路,其中,各个逻辑闸从两个邻接的正反器接收一输出値。8.依据申请专利范围第5项所述之信号模型化电路,其中,该等多个逻辑闸包含有多个NAND闸,其系被耦合以接收来自该等多个NAND闸中的两个的输出。9.依据申请专利范围第3项所述之信号模型化电路,其中,该等多个被延迟单元端子中的每一个各包含有多个串列连接反相器。10.依据申请专利范围第3项所述之信号模型化电路,其中,各个该等多个被延迟单元端子包含有串接于一反相器之一逻辑闸。11.依据申请专利范围第10项所述之信号模型化电路,其中,多个对应的被延迟单元端子之对应的逻辑闸接收多个对应的闭锁启动信号,该等闭锁启动信号指出该第一信号的该变迁缘是否于两个被延迟信号的变迁缘之间达至该指定时间周期。12.依据申请专利范围第10项所述之信号模型化电路,其中,该逻辑闸是一个NOR闸。13.依据申请专利范围第10项所述之信号模型化电路,其中,该逻辑闸是一个NAND闸。14.依据申请专利范围第10项所述之信号模型化电路,其中,对应的逻辑闸之对应的输出被耦合到一被指定电压。15.依据申请专利范围第10项所述之信号模型化电路,其中,该被指定电压是一电源电压及一接地电压二者之一。16.依据申请专利范围第1项所述之信号模型化电路,其中,两被延迟信号的该等变迁缘系大约等于从该等第一信号的该变迁缘起的时间周期。17.依据申请专利范围第4项所述之信号模型化电路,其中,该输出单元包含有:一第一输出单元,其系具有被耦合来接收来自该取样及计算单元的多个闭锁启动信号之多个缓冲器;以及一第二输出单元,其具有多个闩锁器,各个闩锁器被耦合到对应数目的多个缓冲器以及一用以根据该等多个闩锁的输出信号执行一逻辑操作之逻辑闸,以提供该模式信号。18.依据申请专利范围第17项所述之信号模型化电路,其中,该等缓冲器是三态缓冲器。19.依据申请专利范围第17项所述之信号模型化电路,其中,该等多个闩锁器中的每一个各包含有串列成一闩锁器组态的多个反相器。图式简单说明:第一图所示系本发明一第一较佳实施例之负延迟电路图的电路图;第二图A到第二图H所示系第一图之电路信号的波形图;第三图所示系本发明一第二较佳实施例之一具有一防止多次锁定电路之负延迟电路的电路图;以及第四图所示系本发明一第三较佳实施例之一具有一防止多次锁定电路之负延迟电路的电路图。 |
