增加有效间隙壁厚度之制造方法

摘要

揭示一种增加有效间隙壁(spacer)的厚度，并且提供高品质半导体元件之制造方法。其包含矽底材，其矽底材系定义内部与周边电路，然后，形成内部闸极与周边闸极结构于矽底材上方。接着，植入N型导电离子于内部与周边电路的矽底材内部。紧接着，形成闸极两侧之间隙壁。沉积均匀覆盖氧化层于内部及周边之矽底材上方。利用周边闸极、闸极两侧之间隙壁与闸极两侧的氧化层为罩幕,植入N+导电离子于周边电路之矽底材内部以形成源/汲极结构。接着,沉积毯覆式内多晶矽介电层于内部及周边电路之矽底材上方。最后,利用非等向性蚀刻方式蚀刻内多晶矽介电层以形成复数个接触窗。

主权项

1.一种半导体元件之制造方法,至少包含下列步骤:提供一半导体基底,其该半导体基底系定义一内部与周边电路,且形成一闸氧化层于该半导体基底上方;依序形成一第一多晶矽层、第一导电层与第一介电质层于该闸氧化层上方;利用非等向性蚀刻方式蚀刻局部该第一介电质层、第一导电层、第一多晶矽层与闸氧化层,以形成一内部闸极与周边闸极结构;植入第一导电离子于该内部与周边电路之半导体基底内部;形成第二介电质层于该内部及周边之半导体基底上方,且蚀刻该第二介电质层用以形成闸极两侧之间隙壁;沉积一均匀覆盖第三介电质层于该内部及周边电路之半导体基底上方;覆盖一毯覆式第一光阻层于该内部电路之半导体基底上方;利用该周边闸极、周边闸极两侧间隙壁与周边闸极两侧的第三介电质层为罩幕,植入第二导电离子于该周边电路之半导体基底内部以形成一源/汲极结构;移除该第一光阻层;沉积一毯覆式内多晶矽介电层(inter-polysilicon layer)于该内部及周边电路之半导体基底上方;形成一第二光阻层于该毯覆式内多晶矽介电层上方,其有一第一图案于该内部电路之内多晶矽介电层上方与一第二图案于该周边电路之内多晶矽介电层上方;及利用非等向性蚀刻方式蚀刻内多晶矽介电层以形成复数个接触窗。2.如申请专利范围第1项所述之制造方法,其中上述之第一导电层至少包含矽化钨(WSix)。3.如申请专利范围第1项所述之制造方法,其中上述之第一介电质层层至少包含氮化矽。4.如申请专利范围第1项所述之制造方法,其中上述之第二介电质层至少包含氮化矽。5.如申请专利范围第1项所述之制造方法,其中上述之第三介电质层至少包含二氧化矽。6.如申请专利范围第1项所述之制造方法,其中上述之第三介电质层其厚度约为150埃。7.如申请专利范围第1项所述之制造方法,其中上述之第三介电质层系为化学气相沉积法制得。8.如申请专利范围第1项所述之制造方法,其中上述之第二导电离子植入浓度大于第一导电离子植入浓度。9.如申请专利范围第1项所述之制造方法,其中上述之复数个接触窗系包含节点接触窗(node contact)、闸极位元线接触窗(bit-line to gate)与半导体基底位元线接触窗(bil-line to substrate)。10.如申请专利范围第1项所述之制造方法,其中上述之第二光阻层之第一图案系定义内部电路之节点接触窗。11.如申请专利范围第1项所述之制造方法,其中上述之第二光阻层之第二图案系定义周边电路之闸极位元线接触窗(bit-line to gate)与半导体基底位元线接触窗(bit-line to substrate)。12.如申请导利范围第1项所述之制造方法,其中上述之内多晶矽介电层至少包含二氧化矽。13.一种半导体元件之制造方法,至少包含下列步骤:提供一矽底材,其该矽底材系定义一内部与周边电路,且形成一闸氧化层于该矽底材上方;依序形成一第一多晶矽层、矽化钨层与第一氮化矽层层于该闸氧化层上方;利用非等向性蚀刻方式蚀刻局部该第一氮化矽层、矽化钨层、第一多晶矽层与闸氧化层,以形成一内部闸极与周边闸极结构;植入N-型导电离子于该内部与周边电路之矽底材内部;沉积一均匀覆盖第二氮化矽层于该内部及周边之矽底材上方,且蚀刻该第二氮化矽层用以形成闸极两侧之间隙壁;沉积一均匀覆盖氧化层于该内部及周边电路之矽底材上方;覆盖一毯覆式第一光阻层于该内部电路之矽底材上方;利用该周边闸极、周边闸极两侧之间隙壁与周边闸极两侧的氧化质层为罩幕,植入N+导电离子于该周边电路之矽底材内部以形成一源/汲极结构;移除该第一光阻层;沉积一毯覆式内多晶矽介电层(inter-polysilicon layer)于该内部及周边电路之矽底材上方;形成一第二光阻层于该毯覆式内多晶矽介电层上方,其有一第一图案于该内部电路之内多晶矽介电层上方与一第二图案于该周边电路之内多晶矽介电层上方;利用非等向性蚀刻方式蚀刻内多晶矽介电层以形成复数个接触窗。14.如申请专利范围第13项所述之制造方法,其中上述之闸极结构蚀刻系利用乾式蚀刻法制得。15.如申请专利范围第14项所述之制造方法,其中上述之闸极结构蚀刻系为自行对准反应性离子蚀刻法(self-align reactive ion etch)制得。16.如申请专利范围第13项所述之制造方法,其中上述之第二氮化矽层其厚度约为400埃。17.如申请专利范围第13项所述之制造方法,其中上述之第二氮化矽层系为化学气相沉积法制得。18.如申请专利范围第13项所述之制造方法,其中上述之N+导电离子植入浓度大于N-导电离子植入浓度。19.如申请专利范围第13项所述之制造方法,其中上述之复数个接触窗系包含节点接触窗、闸极位元线接触窗(bit-line to gate)与半导体基底位元线接触窗(bit-line tosubstrate)。20.如申请专利范围第13项所述之制造方法,其中上述之第二光阻层之第一图案系定义内部电路之节点接触窗。21.如申请专利范围第13项所述之制造方法,其中上述之第二光阻层之第二图案系定义周边电路之闸极位元线接触窗(bit-line togate)与半导体基底位元线接触窗(bit-line to substrate)。22.如申请专利范围第13项所述之制造方法,其中上述之内多晶矽介电层至少包含二氧化矽。图式简单说明:第一图系本发明实施例中半导体元件之各步骤的动作示意图,其包含内部与周边闸极结构之形成。第二图系本发明实施例中半导体元件之各步骤的动作示意图,其包含间隙壁与氧化层之形成。第三图系本发明实施例中半导体元件之各步骤的动作示意图,其包含周边源/汲极之形成。第四图系本发明实施例中半导体元件之各步骤的动作示意图,其包含内多晶矽介电层之形成。第五图系本发明实施例中半导体元件之各步骤的动作示意图,其包含复数个接触窗之形成。