| 主权项 |
1.一种半导体记忆装置,包含:一电源线(VEXT,42),以第一方向延伸;一配线层(INTS,45),以平行于该电源线实质地延伸;一第一电晶体(21之6),耦合于该电源线与该配线层之间,且以垂直于该第一方向之第二方向配置;一第二电晶体(22之6),耦合于该电源线与该配线层之间,及配置远离于该第一电晶体且以该第二方向配置;一第一记忆胞阵列(11),实质地配置与该第一电晶体成一直线且耦合于该配线层,以接受一来自该配线层之操作电压;以及一第二记忆胞阵列(12),实质地配置与该第二电晶体成一直线且耦合于该配线层,以接受一来自该配线层之操作电压。2.如申请专利范围第1项之装置,其中各该第一及第二记忆胞阵列含有一组感知放大器,该第一记忆胞阵列之该组感知放大器接受来自该配线层之第一点之操作电压,以及该第二记忆胞阵列之该组感知放大器接受来自该配线层之一第二点之操作电压,该第二点系远离于该第一点。3.一种半导体记忆装置,包含:一电源线(VEXT,42),以第一方向延伸且具有一第一点及一远离于该第一点之第二点;一第一记忆胞阵列(11),配置在相对于该电源线之一侧上,毗邻于该第二点及具有一第一节点;一第二记忆胞阵列(11'),配置在相对于该电源线之另一侧上,毗邻于该第二点及具有一第二节点;一第一电晶体(21之6),连接于该第二点与该第一节点之间,提供一第一操作电压于该第一节点处;以及一第二电晶体(22之6),连接于该第二点与该第二节点之间,提供一第二操作电压于该第二节点处。4.如申请专利范围第3项之装置,其中该电源线尚具有一第三点,远离于该第一及第二点;以及该装置尚含有:一第三记忆胞阵列(12).配置于该一侧上且具有一第三节点;一第三电晶体(22之6),配置于该一侧上以连接于该第三点与该第三节点之间,该第一闸极控制电压系藉该第一控制线而进一步地供应至该第三电晶体之闸极;一第四记忆胞阵列(12'),配置于该另一侧上且具有一第四节点;以及一第四电晶体(22之6),配置于该一侧上以连接于该第三点与该第四节点之间,该第二闸极控制电压系藉该第二控制线而进一步地供应至该第四电晶体之闸极。5.如申请专利范围第4项之装置,其中该第一与第三节点系藉一第一节点线相互连接,以及该第二与第四节点系藉一第二节点线相互连接。6.如申请专利范围第5项之装置,其中各该第一,第二,第三及第四记忆胞阵列含有一组感知放大器,该第一及第三记忆胞阵列之该组感知放大器接受分别地来自该第一及第三节点之该第一操作电压,以及该第二及第四记忆胞阵列之该组感知放大器接受分别地来自该第二及第四节点之该第二操作电压。7.如申请专利范围第6项之装置,其中该第二点,该第一及第三节点,该第一及第二电晶体,及该第一及第二记忆胞阵列之该组感知放大器系以一垂直于该第一方向之第二方向配置于第一线中;以及该第三点,该第三及第四节点,该第三及第四电晶体,及该第三及第四记忆胞阵列该等组之感知放大器则配置于与该第二方向中该第一线平行之第二线中。8.一种半导体记忆装置,包含:一电源线(VFXT,42),以第一方向延伸且具有相互远离之第一,第二,及第三点;一第一记忆胞阵列(11),配置毗邻于该第二点;一第二记忆胞阵列(12),配置毗邻于该第三点;一第一电晶体(21之6),连接于该第二点与该第一记忆胞阵列之间以供应一第一操作电压至该第一记忆胞阵列;以及一第二电晶体(22之6),连接于该第三点与该第二记忆胞阵列之间以供应一第二操作电压至该第二记忆胞阵列;以及一微分放大器,配置毗邻该第一点且远距于该第二与第三点及连接于该第一点,该微分放大器产生一闸极控制电压来响应该第一与该第二操作电压至少之一,该闸极控制电压系共接地供应于该第一与第二电晶体之闸极。9.如申请专利范围第8项之装置,其中该第一电晶体系连接于该第二电晶体以等化分别供应至该第一及第二记忆胞阵列之该第一及第二操作电压。10.如申请专利范围第9项之装置,其中各该第一及第二记忆胞阵列含有一组之感知放大器,该第一记忆胞阵列之该组感知放大器接受来自该第一电晶体之该第一操作电压,以及该第二记忆胞阵列之该组感知放大器接受来自该第二电晶体之该第二操作电压。11.如申请专利范围第10项之装置,其中该第二点,该第一电晶体,及该第一记忆胞阵列之该组感知放大器系以一垂直于该第一记向之第二方向配置于第一线中;以及该第二点,该第二电晶体,及该第二记忆胞阵列之该组感知放大器则配置于与该第二方向中该第一线平行之第二线中。12.如申请专利范围第1项之装置,尚含有:一电路,配置远离第一及第二电晶体,而产生一闸极控制电压来响应该配线层上之操作电压;以及一控制线,耦合于该电路而其接地输送该闸极控制电压至该第一及第二电晶体之闸极。13.如申请专利范围第3项之装置,尚含有:一第一微分放大器(20),配置于毗邻该第一点及远距该第二点之该一侧之上且连接于该第一点,而产生该第一闸极控制电压来响应该第一节点处之该第一操作电压;一第一控制线(C1),耦合于该第一微分放大器而输送该第一闸极控制电压至该第一电晶体之闸极;一第二微分放大器(20),配置于毗邻该第一点及远距该第二点之该另一侧之上且连接于该第一点,而产生该第二闸极控制电压来响应该第二节点处之该第二操作电压;以及一第二控制线(C1),耦合于该第二微分放大器而输送该第二闸极控制电压至该第二电晶体之闸极。图式简单说明:第一图显示相关技术之电压降低电路;第二图显示相关技术之半导体记忆装置;第三图显示相关技术之另一半导体记忆装置;第四图显示根据本发明第一实施例之半导体记忆体装置;第五图显示第四图中所示之半导体记忆装置之电压降低电路;第六图显示第四图中之各记忆胞阵列11至14之部分电路结构;第七图显示第六图中所示之感知放大器;第八图显示根据本发明第二实施例之半导体记忆体装置;以及第九图显示本发明之电压变换电路。 |
