| 摘要 |
<p>도체 플러그 (plug)에서의 접촉 저항 증가와 도체 플러그 부근에서의 기생 저항 증가에 관련된 문제점을 방지하는 반도체 장치가 제공된다. 제 1 패턴화 전도층(patterned conductive layer)은 제1 유전층(dielectric layer)상에 형성되고, 제 2 패턴화 유전층은 제 1 패턴화 전도층상에 형성된다. 제 3 유전층은 제 1 패턴화 전도층을 완전히 덮고 제 2 패턴화 유전층을 부분적으로 덮도록 제 1 유전층상에 형성된다. 제 4 패턴화 유전층은 제 3 유전층으로부터 노출된 제 2 패턴화 유전층의 일부분에 대한 측면벽 스페이서 (sidewall spacer)로 동작하도록 제 3 유전층상에 형성된다. 제 5 유전층은 제 3 유전층상에 형성된다. 접촉홀 (contact hole)은 적어도 제 5 및 제 3 유전층을 통해 침투되도록 형성된다. 전도 플러그는 접촉홀을 채우도록 형성된다. 제 2 전도층은 전도 플러그와 접촉되도록 제 5 유전층상에 형성된다. 전도 플러그는 접촉홀에서 제 3 유전층 자체에 의해 제 1 패턴화 전도층으로부터 전기적으로 절연된다. 제 2 전도층은 기판과 제 1 유전층 사이에 삽입되는 전도층 또는 기판에 전기적으로 연결된다.</p> |
