发明名称 以正弦截波形通道抹除方式降低快闪元件氧化层捕获电荷之产生速率
摘要 一种在电子可抹除可程式化唯读记忆体元件(EEPROM)进行抹除程序时,降低其穿遂氧化层(tunneling oxide)捕获电荷之方法。其中在整个抹除程序中,施加一电压于通道区域,且浮置源极区域与汲极区域,同时施加一具有正弦截波形之电压于控制闸极,以便位于浮置闸极中之电子,可穿透位于通道区域上方之穿遂氧化层,并经由通道区域而加以移除,其中具有正弦截波形之电压,可用以降低位于穿遂氧化层中之电场强度,而降低穿遂氧化层捕获之电子。
申请公布号 TW429630 申请公布日期 2001.04.11
申请号 TW088119741 申请日期 1999.11.11
申请人 台湾积体电路制造股份有限公司 发明人 李建兴;彭国瑞;陈遂泓;施教仁
分类号 H01L29/788 主分类号 H01L29/788
代理机构 代理人 蔡坤财 台北巿松江路一四八号十二楼
主权项 1.一种在电子可抹除可程式化唯读记忆体元件(EEPROM)进行抹除程序时降低其穿遂氧化层(tunnelingoxide)捕获电荷之方法,其中该快闪EEPROM元件包含了一源极区域、一汲极区域、一穿遂氧化层、一控制闸极、一浮置闸极与位于半导体底材中之通道区域(channel),该方法至少包括下列步骤:在整个抹除程序中,施加一电压于该通道区域;在该整个抹除程序中,浮置该源极区域;在该整个抹除程序中,浮置该汲极区域;且在该整个抹除程序中,施加一具有正弦截波形之电压于该控制闸极,以便位于该浮置闸极中之电子,可穿透位于该通道区域上方之该穿遂氧化层,并经由该通道区域而移除,其中该具有正弦截波形之电压,可用以降低位于该穿遂氧化层中之电场强度,而降低该穿遂氧化层捕获之电子。2.如申请专利范围第1项之方法,其中上述施加于该控制闸极具有正弦截波形之闸极电压,依照该抹除周期可区分为三个阶段,其中第一阶段为最初的正弦波形电压,第二阶段为正弦截波形电压,第三阶段为结束时的正弦波形电压。3.如申请专利范围第2项之方法,其中上述第一阶段最初的正弦波形电压,可降低该穿遂氧化层之电场强度,并使位于该浮置闸极中之电子,穿透该穿遂氧化层,并流至通道区域而加以移除。4.如申请专利范围第1项之方法,其中上述之通道区域位于该源极区域与该汲极区域间之该半导体底材中,且施加于该通道区域上之电压为接地电压(ground voltage)。5.如申请专利范围第1项之方法,其中在上述半导体底材中,更包括一下埋式掺杂区域,用以将上述该EEPROM元件与该半导体底材上其它元件相互隔开。6.如申请专利范围第5项之方法,其中上述施加于该控制闸极之正弦截波形电压,具有约-9至-11伏特之最低値,且施加于该通道区域之电压约为+4至+5伏特。7.如申请专利范围第1项之方法,其中上述之通道区域与该半导体底材具有相同之电位。8.如申请专利范围第1项之方法,其中上述之半导体底材上具有一掺杂区域,并经由该半导体底材,电性连结至该通道区域。9.一种在电子可抹除可程式化唯读记忆体元件(EEPROM)进行抹除程序时降低其穿遂氧化层(tunneling oxide)捕获电荷之文法,其中该快闪EEPROM元件包含了一源极区域、一汲极区域、一穿遂氧化层、一控制闸极、一浮置闸极与位于半导体底材中之通道区域(channel),该方法至少包括下列步骤:在整个抹除程序中,施加一电压于该通道区域;在该整个抹除程序中,浮置该源极区域;在该整个抹除程序中,浮置该汲极区域;且在该整个抹除程序中,施加一具有正弦截波形之电压于该控制闸极,其中该具有正弦截波形之电压,依照抹除周期可区分为三个阶段,第一阶段为逐渐下降的正弦波形电压,第二阶段为平缓的正弦截波形电压,第三阶段为逐渐回昇的正弦波形电压,且该逐渐下降之正弦波形电压,相较于该正弦截波形电压,可提供该穿遂氧化层较小的电场强度,以便位于该浮置闸极中之电子,可穿透该穿遂氧化层,并流经该通道区域而加以移除。10.如申请专利范围第9项之方法,其中上述之通道区域位于该源极区域与该汲极区域间之该半导体底材中,且施加于该通道区域上之电压为接地电压(ground voltage)。11.如申请专利范围第9项之方法,其中上述施加于该控制闸极之正弦截波形电压,具有约-12至-15伏特之最高値。12.如申请专利范围第9项之方法,其中在上述半导体底材中,更包括一下埋式掺杂区域,用以将上述该EEPROM元件与该半导体底材上其它元件相互隔开。13.如申请专利范围第9项之方法,其中上述施加于该控制闸极之正弦截波形电压,具有约-9至-11伏特之最低値,且施加于该通道区域之电压约为+4至+5伏特。14.如申请专利范围第9项之方法,其中上述之通道区域与该半导体底材具有相同之电位。15.如申请专利范围第9项之方法,其中上述之半导体底材上具有一掺杂区域,并经由该半导体底材,电性连结至该通道区域。图式简单说明:第一图为半导体晶片之截面图,显示根据传统技术形成于半导体底材上之EEPROM元件;第二图为电压波形图,显示根据传统技术在进行抹除程序时,施加于控制闸极、源极区域与汲极区域之电压;第三图为电压波形图,显示根据传统技术在进行抹除程序时,施加于控制闸极、通道区域、源极区域与汲极区域上之电压;第四图为半导体晶片之截面图,显示根据本发明第一实施例,形成于半导体底材上之EEPROM元件;第五图为半导体晶片之截面图,显示根据本发明第二实施例,形成于半导体底材上之EEPROM元件;第六图为电压波形图,显示根据本发明在进行抹除程序时,施加于控制闸极、通道区域、源极区域与汲极区域上之电压;第七图为电压波形图,显示根据本发明在进行抹除程序时,施加于控制闸极、通道区域、源极区域与汲极区域上之电压;及第八图为EEPROM元件程式化后之启始电压数据图,其中显示使用本发明所提供之抹除程序,与传统技术抹除程序时,EEPROM元件之启始电压比较。
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