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1.一种动态随机存取记忆体(dynamic random access memory, DRAM)之下层储存电极(storage node)的制作方法,该下层储存电极系制作于一半导体晶片上,该半导体晶片包含有一基底,一第一导电层设于该基底表面之一预定区域上,以及一介电层设于该基底表面并覆盖于该第一导电层上方,该制作方法包含有下列步骤:于该介电层表面形成一薄膜层,其中该薄膜层包含有一孔洞通达至该介电层表面,且该孔洞位于该第一导电层的正上方;于该半导体晶片表面形成一第一阻障层(barrierlayer),覆盖于该薄膜层、孔洞之侧壁以及其底部之介电层表面;于该孔洞之侧壁与其底部之介电层的交界处形成一侧壁子(spacer);利用该薄膜层以及该侧壁子当作硬罩幕(hard mask),进行一第一乾蚀刻(dry etching)制程,于该介电层中形成一接触洞(contact hole)通达至该第一导电层表面;于该接触洞之内壁表面形成一第二阻障层,且该第二阻障层会相衔接于该第一阻障层;于该半导体晶片表面形成一第二导电层,并填满该接触洞;于该第二导电层上形成一第一光阻(photo resist)层;进行一第一黄光制程(lithography),于该接触洞正上方之光阻层中定义出该下层储存电极的图案(pattern)与位置;进行一第二乾蚀刻制程,沿着该光阻层之图案向下蚀刻该第二导电层,形成该下层储存电极;以及去除该第一光阻层,完成该下层储存电极的制程。2.如申请专利范围第1项之制作方法,其中该薄膜层系由非晶矽(amorphous silicon, -Si)所构成。3.如申请专利范围第2项之制作方法,其中于该薄膜层中形成该孔洞的方法系包含有下列步骤:于该薄膜层表面均匀形成一第二光阻层;进行一第二黄光制程,于该第一导电层之正上方之该第二光阻层中形成该孔洞之图案;进行一蚀刻制程,沿着该第二光阻层之图案向下蚀刻该薄膜层直至该介电层表面;以及去除该第二光阻层。4.如申请专利范围第1项之制作方法,其中该侧壁子系由非晶矽(-Si)所构成。5.如申请专利范围第4项之制作方法,其中形成该侧壁子的方法包含有下列步骤:于该第一阻障层表面均匀形成一第一非晶矽层;以及进行一第一回蚀刻(etch back)制程,去除该薄膜层以及该孔洞之底部的介电层表面上方之第一非晶矽层以及第一阻障层,使残留于该孔洞之侧壁与其底部之介电层交界处的第一非晶矽层形成该侧壁子。6.如申请专利范围第1项之制作方法,其中该第一阻障层以及该第二阻障层均系由氮矽化合物(silicon nitride)所构成。7.如申请专利范围第6项之制作方法,其中于该接触洞之内壁表面形成一第二阻障层的方法系包含有下列步骤:于该半导体晶片表面沈积一氮矽层,以均匀覆盖于该薄膜层、侧壁子以及该接触洞之侧壁以及其底部之第一导电层表面;以及进行一第二回蚀刻制程,去除覆盖于该薄膜层上、侧壁子以及该接触洞底部之第一导电层表面的氮矽层,使残留于该接触洞内壁表面之氮矽层形成该第二阻障层。8.如申请专利范围第1项之方法,其中该基底系为一矽基底,且该第一导电层系为该矽基底上的一离子掺杂区,用来作为一MOS电晶体的汲极(drain)或源极(source)。9.如申请专利范围第1项之方法,其中该第一导电层系为一转接垫(landing pad),用来连接一MOS电晶体的汲极或源极。10.如申请专利范围第1项之方法,其中该第二导电层系由非晶矽(-Si)以及多晶矽(poly silicon)所构成,形成该第二导电层的方法系包含有下列步骤:于该半导体晶片表面均匀形成一多晶矽层,并填满该接触洞;进行一化学机械研磨(chemical mechanical polishing, CMP)制程,以完全去除该接触洞外之多晶矽层,并形成该下层储存电极之接触电极(node contact);以及于该半导体晶片表面均匀形成一第二非晶矽层,并完全覆盖该接触电极之上。11.如申请专利范围第1项之制作方法,其中在去除该第一光阻层之后,另包含有一半球状晶粒(hemi-spherical grain, HSG)制程,以于该下层储存电极表面均匀地形成一层具有半球状晶粒(HSG)结构之多晶矽层。12.一种避免DRAM下层储存电极接触电极(node contact)发生氧化的方法,该下层储存电极之接触电极系制作于一半导体晶片上,该半导体晶片包含有一基底,一第一导电层设于该基底表面之一预定区域上,以及一介电层设于该基底表面并覆盖于该第一导电层上方,该制作方法包含有下列步骤:于该介电层表面形成一薄膜层,其中该薄膜层包含有一孔洞通达至该介电层表面,且该孔洞位于该第一导电层的正上方;于该半导体晶片表面形成一第一阻障层,覆盖于该薄膜层、孔洞之侧壁以及其底部之介电层表面;于该孔洞之侧壁与其底部之介电层的交界处形成一侧壁子;利用该薄膜层以及该侧壁子当作硬罩幕,进行一第一乾蚀刻制程,于该介电层中形成一接触洞通达至该第一导电层表面;于该接触洞之内壁表面形成一第二阻障层,且该第二阻障层会相衔接于该第一阻障层;以及于该半导体晶片表面形成一第二导电层,并填满该接触洞,形成该下层储存电极之接触电极;其中该第一阻障层与第二阻障层系用来保护该下层储存电极之接触电极,以避免该下层储存电极之接触电极发生氧化。13.如申请专利范围第12项之方法,其中该介电层系由矽氧化物(silicon oxide)所构成,而该薄膜层系由非晶矽(-Si)所构成。14.如申请专利范围第13项之方法,其中于该薄膜层中形成该孔洞的方法系包含有下列步骤:于该薄膜层表面均匀形成一光阻层;进行一黄光制程,于该导电层之正上方之光阻层中形成该孔洞之图案;进行一蚀刻制程,沿着该光阻层之图案向下蚀刻该薄膜层直至该介电层表面;以及去除该光阻层。15.如申请专利范围第12项之方法,其中该侧壁子系由非晶矽(-Si)所构成,形成该侧壁子的方法系包含有下列步骤:于该第一阻障层表面均匀形成一非晶矽层;以及进行一第一回蚀刻制程,去除该薄膜层以及该孔洞之底部的介电层表面上方之非晶矽层以及第一阻障层,使残留于该孔洞之侧壁与其底部之介电层交界处的非晶矽层形成该侧壁子。16.如申请专利范围第12项之方法,其中该第一阻障层以及该第二阻障层均系由氮矽化合物所构成。17.如申请专利范围第16项之方法,其中于该接触洞之内壁表面形成一第二阻障层的方法包含有下列步骤:于该半导体晶片表面沈积一氮矽层,以均匀覆盖于该薄膜层、侧壁子以及该接触洞之侧壁以及其底部之第一导电层表面;以及进行一第二回蚀刻制程,去除覆盖于该薄膜层上、侧壁子以及该接触洞底部之第一导电层表面的氮矽层,使残留于该接触洞内壁表面之氮矽层形成该第二阻障层。18.如申请专利范围第12项之方法,其中该基底系为一矽基底,且该第一导电层系为该矽基底上的一离子掺杂区,用来作为一MOS电晶体的汲极或源极。19.如申请专利范围第12项之方法,其中该第一导电层系为一转接垫,用来连接一MOS电晶体的汲极或源极。20.如申请专利范围第12项之方法,其中该第二导电层系由非晶矽(-Si)所构成。图式简单说明:第一图至第六图为习知于一半导体晶片上制作一DRAM下层储存电极的方法的示意图。第七图至第十四图为本发明一种DRAM下层储存电极的制作方法的示意图。 |
