| 主权项 |
1.一种具有不同闸极氧化物层厚度的半导体元件制造方法,适用在一基底上,该基底具有一第一区与一第二区,该第一区具有一第一导电层,而该第一导电层以一第一闸极氧化物层与该基底隔离;该制造方法至少包括:在该第一导电层上形成一第一氧化物层/氮化物层,覆盖该第一导电层;在该第一区之该第一氧化物层/氮化物层上形成一掺杂复晶矽层,其中该掺杂复晶矽层不覆盖该第二区;使该第一氧化物层/氮化物层/掺杂复晶矽层在该第一区上形成一第一氧化物层/氮化物层/第二氧化物层,且在该第二区之该基底上形成一第二闸极氧化物层;以及在该第一氧化物层/氮化物层/第二氧化物层与该第二闸极氧化物层上形成一定义之第二导电层。2.如申请专利范围第1项所述之具有不同闸极氧化物层厚度的半导体元件制造方法,在该第一区之该基底上形成一掺杂复晶矽层,其中该掺杂复晶矽层不覆盖该第二区的步骤系利用微影蚀刻制程,使该掺杂复晶矽层形成在该第一区上,但不覆盖该第二区,暴露出该第二区之该基底。3.如申请专利范围第1项所述之具有不同闸极氧化物层厚度的半导体元件制造方法,其中该掺杂复晶矽层系利用临场掺入沉积而得。4.如申请专利范围第1项所述之具有不同闸极氧化物层厚度的半导体元件制造方法,其中更包括对该基底进行一热制程的步骤,该热制程足以使该掺杂复晶矽层完全转变成该第二氧化物层。5.如申请专利范围第1项所述之具有不同闸极氧化物层厚度的半导体元件制造方法,其中该第一导电层包括一复晶矽层。6.如申请专利范围第1项所述之具有不同闸极氧化物层厚度的半导体元件制造方法,其中该第二导电层包括一复晶矽层。7.一种嵌入式快闪记忆体的制造方法,适用在一基底上,该基底具有一记忆体区、一第一逻辑电路区与一第二逻辑电路区;该制造方法至少包括:在该记忆体区上形成一浮置闸,其中该浮置闸以一第一闸极氧化物层与该基底隔离;在该浮置闸上形成一第一氧化物/氮化物层;在该记忆体区上形成一第一掺杂复晶矽层,但不形成在该第一逻辑电路区与该第二逻辑电路区上,且暴露出该第一、该第二逻辑电路区之该基底;将该第一掺杂复晶矽层转变成一第二氧化物层,且在该第一逻辑电路区与该第二逻辑电路区上形成一第二闸极氧化物层,其中该第一氧化物层/氮化物层/该第二氧化物层做为该快闪记忆体之一内介电层;在该基底上形成一第二掺杂复晶矽层;去除该第二逻辑电路区上之该第二掺杂复晶矽层与该第二闸极氧化物层,暴露出该第二逻辑电路区之该基底;在该第二逻辑电路区形成一第三闸极氧化物层;在该基底上形成一导电层,而在该记忆体区形成一控制闸,在该第一逻辑电路区与该第二逻辑电路区分别形成一第一闸极与一第二闸极。8.如申请专利范围第7项所述之嵌入式快闪记忆体的制造方法,其中在该记忆体区上形成一第一掺杂复晶矽层,但不形成在该第一逻辑电路区与该第二逻辑电路区上,且暴露出该基底之步骤系利用微影蚀刻制程定义该第一掺杂复晶矽层进行。9.如申请专利范围第7项所述之嵌入式快闪记忆体的制造方法,其中将该第一掺杂复晶矽层转变成一第二氧化物层之步骤系以一热制程进行,该热制程使该第一掺杂复晶矽层完全转变成该第二氧化物层。10.如申请专利范围第7项所述之嵌入式快闪记忆体的制造方法,其中该第一掺杂复晶矽层系以临场沉积而得。11.如申请专利范围第7项所述之嵌入式快闪记忆体的制造方法,其中该第二掺杂复晶矽层系以临场沉积而得。12.如申请专利范围第7项所述之嵌入式快闪记忆体的制造方法,其中去除该第二逻辑电路区上之部分该第二掺杂复晶矽层与部分该第二闸极氧化物层之步骤系以微影蚀刻法定义该第二掺杂复晶矽层而进行。13.如申请专利范围第7项所述之嵌入式快闪记忆体的制造方法,其中形成该第三闸极氧化物层系利用一热制程进行,同时氧化该第二掺杂复晶矽层形成一复-氧化物层。14.如申请专利范围第13项所述之嵌入式快闪记忆体的制造方法,更包括去除该复-氧化物层的步骤,但不去除该第二氧化物层、该第二闸极氧化物层与该第三闸极氧化物层。15.如申请专利范围第14项所述之嵌入式快闪记忆体的制造方法,其中该复-氧化物层包括以一湿蚀刻法清洗。16.如申请专利范围第15项所述之嵌入式快闪记忆体的制造方法,其中该湿蚀刻法之一蚀刻剂对于该复-氧化物层与该第二闸极氧化物层与该第三闸极氧化物层具有一足够的蚀刻选择比,使该蚀刻剂可以去除该复-氧化物层,但不去除该第二闸极氧化物层与该第三闸极氧化物层。17.如申请专利范围第16项所述之嵌入式快闪记忆体的制造方法,其中该蚀刻选择比大于3:1。18.如申请专利范围第7项所述之嵌入式快闪记忆体的制造方法,其中该第一掺杂复晶矽层之厚度约在150埃以下。19.一种具有不同氧化物层厚度的半导体元件制造方法,适用在一基底上,该基底具有一第一区与第二区;该制造方法至少包括:在该基底上形成一第一氧化物层;在该第一氧化物层上形成一掺杂复晶矽层;去除该第一区之该掺杂复晶矽层与该第一氧化物层,暴露出该第一区之该基底;在该第一区之该基底上形成一第二氧化物层,且同时氧化该掺杂复晶矽层形成一复-氧化物层;以及去除该复-氧化物层,使该第一氧化物层与该第二氧化物层暴露出,其中该第一氧化物层较该第二氧化物层为厚。20.如申请专利范围第19项所述之具有不同氧化物层厚度的半导体元件制造方法,更包括对该掺杂复晶矽层进行微影蚀刻的步骤,去除该第一区之该掺杂复晶矽层与该第一氧化物层。21.如申请专利范围第19项所述之具有不同氧化物层厚度的半导体元件制造方法,其中形成该第二氧化物层包括以一热制程进行。22.如申请专利范围第19项所述之具有不同氧化物层厚度的半导体元件制造方法,其中该复-氧化物层包括以一湿蚀刻去除。23.如申请专利范围第22项所述之具有不同氧化物层厚度的半导体元件制造方法,其中该湿蚀刻法之一蚀刻剂具有一够高的蚀刻选择比得以去除该复-氧化物层,但不去除该第一氧化物层与该第二氧化物层。图式简单说明:第一图A-第一图D系显示一种嵌入式快闪记忆体的制造流程剖面图;以及第二图A-第二图D系显示根据本发明较佳实施例嵌入式快闪记忆体之制造流程剖面图;以及第三图A-第三图D系显示本发明较佳实施例嵌入式快闪记忆体之制造流程剖面图。 |
