| 主权项 |
1.一种同步延迟电路,具有:第1延迟电路列,于一定 之期间,使脉冲或脉冲缘部穿过其间;第2延迟电路 列,可在与脉冲或脉冲缘部穿过第1延迟电路列的 时间长度成比例之时间长度,使脉冲或脉冲缘部穿 过其间;及用以将时计脉冲穿过时计驱动器中的期 间予以记忆并再现之一电路机构。2.如申请专利 范围第1项之同步延迟电路,其中,除了时计驱动器 与输入缓冲器外,并备有信号之进行方向为反方向 的两个延迟电路列,时计脉冲穿过一边的延迟电路 列,在已经过时计驱动器与输入缓冲器延迟时间量 的时点,决定反方向之延迟电路列之输出端子,在 已经过时计周期之时间量的时点,决定延迟电路列 之输入端子。3.如申请专利范围第1项之同步延迟 电路,其中,除了时计驱动器与输入缓冲器外,并备 有信号之进行方向为顺向的第1及第2两个延迟电 路列及进行方向为逆向的延迟电路列; 时计脉冲穿过前述顺向的第1延迟电路列,在已经 过前述时计驱动器与前述输入缓冲器之时间量的 时点,决定前述逆向延迟电路列之输出端子;且时 计脉冲穿过前述顺向的第2延迟电路列,在经过时 计周期之时间量的时点,决定前述逆向延迟电路列 之输入端子。4.如申请专利范围第1项之同步延迟 电路,其中,除了时计驱动器与输入缓冲器外,并备 有信号之进行方向为相同方向的第1及第2两个延 迟电路列; 时计脉冲穿过前述第1延迟电路列,在已经过前述 时计驱动器与前述输入缓冲器之时间量的时点,决 定前述第2延迟电路列之输入端子;且时计脉冲穿 过前述第1延迟电路列,在经过时计周期之时间量 的时点,决定前述第2延迟电路列之输出端子。5.如 申请专利范围第1项之同步延迟电路,其中,除了时 计驱动器与输入缓冲器外,并备有信号之进行方向 为顺向的第1至第3之三个延迟电路列; 时计脉冲穿过前述第1延迟电路列,在已经过前述 时计驱动器与前述输入缓冲器之时间量的时点,决 定前述第3延迟电路列之输入端子;且时计脉冲穿 过前述第2延迟电路列,在经过时计周期之时间量 的时点,决定前述第3延迟电路列之输出端子。6.一 种同步延迟电路,由输入缓冲器输入外部时计脉冲 ,并控制由时计驱动器输出之内部时计脉冲信号, 使其与前述外部时计脉冲同步;此一同步延迟电路 具有: 第1延迟电路列,于一定之期间,使时计脉冲穿过其 间; 第2延迟电路列,可在与时计脉冲穿过前述第1延迟 电路列的时间长度成比例之时间长度,使时计脉冲 穿过其间; 闩锁延迟机构,将来自前述输入缓冲器之时计信号 及前述时计驱动器之输出予以输入,并将时计脉冲 穿过时计驱动器中的期间予以记忆,令来自前述输 入缓冲器之时计信号延迟一段等于前述时计驱动 器之延迟时间(令此延迟时间为「td2」)与前述输 入缓冲器之延迟时间(令此延迟时间为「td1」)之 和的延迟时间量,而供给至前述第1延迟电路列;及 切换电路,将来自前述输入缓冲器之时计信号与来 自前述第2延迟电路列之输出信号予以切换,而将 时计信号供给至前述时计驱动器; 来自前述闩锁延迟机构之时计信号穿过前述第1延 迟电路列,在已经过由时计周期tCK减去(td1+td2)所余 之时间tCK-(td1+td2)的时点,被传送输出至前述第2延 迟电路列,穿过前述第2延迟电路列中经过tCK-(td1+td 2)而被输出,再经由前述切换电路而被输入至前述 时计驱动器; 令输入至前述输入缓冲器的外部时计脉冲与由前 述时计驱动器输出之前述内部时计脉冲成为同步 。7.如申请专利范围第6项之同步延迟电路,其中, 包含: 第3延迟电路列,于一定之期间,由前述闩锁延迟机 构使时计脉冲穿过其间; 第4延迟电路列,在与时脉冲穿过前述第3延迟电路 列的时间长度成比例之时间长度,使时计脉冲穿过 其间; 更备有: 选择机构,供给至前述时计驱动器的信号被输入至 并穿过前述第3延迟电路列,在已经过前述时计驱 动器的延迟时间量(td2)之时点,记忆其位置,并选择 前述第4延迟电路列之对应于位置的输入端子; 来自前述输入缓冲器之时计信号经由该选择之输 入端子被输入至前述第4延迟电路列,穿过前述第4 延迟电路列中而输出之信号,经由与前述输入缓冲 器等效的虚设输入缓冲器(延迟时间td1)而被输入 至前述第1延迟电路列。8.一种同步延迟电路,由输 入缓冲器输入外部时计脉冲,并控制由时计驱动器 输出之内部时计脉冲信号,使其与前述外部时计脉 冲同步; 于此一同步延迟电路具有: 信号之进行方向彼此为反方向的第1延迟电路列及 第2延迟电路列;及 来自前述输入缓冲器的时计脉冲穿过前述第1延迟 电路列,在已经过前述时计驱动器延迟时间与前述 输入缓冲器之延迟时间的和(td2+td1)的时点,用以决 定前述第2延迟电路列之输出端子的机构;以及 来自前述输入缓冲器的时计脉冲穿过前述第1延迟 电路列,在已经过时计周期量(tcK)的时点,用以决定 来自前述第1延迟电路列的时计脉冲传送输入的前 述第2延迟电路列之输入端子的机构。9.一种同步 延迟电路,由输入缓冲器输入外部时计脉冲,并控 制由时计驱动器输出之内部时计脉冲信号,使其与 前述外部时计脉冲同步; 于此一同步延迟电路具有: 信号之进行方向为顺向的第1及第2两个延迟电路 列及进行方向为逆向的延迟电路列; 来自前述输入缓冲器的时计脉冲穿过前述顺向的 第1延迟电路列,在已经过前述时计驱动器与前述 输入缓冲器之时间量的和(td2+td1)之时点,用以决定 前述第3延迟电路列之输出端子的机构; 来自前述输入缓冲器的时计脉冲穿过前述顺向的 第2延迟电路列,在经过时计周期量(tcK)之时点,用 以决定来自前述第2延迟电路列的时计脉冲被传送 输入的前述第3延迟电路列之输入端子的机构。10. 一种同步延迟电路,由输入缓冲器输入外部时计脉 冲,并控制由时计驱动器输出之内部时计脉冲信号 ,使其与前述外部时计脉冲同步; 于此一同步延迟电路具有: 信号之进行方向彼此为相同方向的第1延迟电路列 及第2延迟电路列;及 来自前述输入缓冲器的时计脉冲穿过前述第1延迟 电路列,在已经过前述时计驱动器延迟时间与前述 输入缓冲器之延迟时间的和(td2+td1)的时点,用以决 定前述第2延迟电路列之输入端子的机构;以及 来自前述输入缓冲器的时计脉冲穿过前述第1延迟 电路列,在已经过时计周期量(tcK)的时点,用以决定 前述第2延迟电路列之输出端子的机构。11.一种同 步延迟电路,由输入缓冲器输入外部时计脉冲,并 控制由时计驱动器输出之内部时计脉冲信号,使其 与前述外部时计脉冲同步; 于此一同步延迟电路具有: 信号之进行方向彼此为相同方向的第1延迟电路列 至第3延迟电路列等三个延迟电路列;及 来自前述输入缓冲器的时计脉冲穿过前述第1延迟 电路列,在已经过前述时计驱动器延迟时间与前述 输入缓冲器之延迟时间的和(td2+td1)的时点,用以决 定前述第3延迟电路列之输入端子的机构;以及 来自前述输入缓冲器的时计脉冲穿过前述第2延迟 电路列,在经过时计周期(tcK)之时间量的时点,用以 决定前述第3延迟电路列之输出端子的机构。图式 简单说明: 第一图为显示本发明的实施例之构成原理的图式 。 第二图为用以说明本发明的实施例之动作的定时 图。 第三图为显示本发明的实施例1之电路构成的图式 。 第四图为显示本发明的实施例1之切换电路之电路 构成的一例之图式。 第五图为显示本发明的实施例2之电路构成的图式 。 第六图为显示本发明的实施例3之电路构成的图式 。 第七图为显示本发明的实施例4之电路构成的图式 。 第八图为显示本发明的实施例5之电路构成的图式 。 第九图为显示习用之同步延迟电路之构成的图式 。 第十图为显示习用之同步延迟电路之构成的图式 。 第十一图为显示习用之同步延迟电路之构成的图 式。 第十二图为显示习知技术之电路构成的图式。 第十三图为显示习知技术之电路构成的图式。 第十四图为用以说明未使用同步延迟电路的情形 之图式,其中,(A)为电路构成的图式,(B)为定时图。 第十五图为说明采用习用之同步延迟电路的情形 之图式,其中,(A)为电路构成的图式,(B)为定时图。 第十六图为显示虚设延迟电路与时计驱动延迟特 性对于电源电压、温度的依存性之图式。 |
