发明名称 一种抗时钟抖动能力强的零次群接口解码方法及其电路
摘要 本发明涉及数据接口的解码方法及其电路设计。本发明提出用数据编码中的时间间隔2与3之间的信号边沿特征进行对数据0和1的判决;根据时间间隔1和上一码组时间间隔4之间的信号边沿特性对当前码组极性进行判决的方法并设计出实现电路,即由数据识别电路、单稳电路、数据再生电路组成的数据解码电路和由正、负极性指示电路、破坏点定位电路组成的破坏点提取电路。具有抗时钟抖动能力强,可靠性高,便于集成,电路简单等特点。
申请公布号 CN1064491C 申请公布日期 2001.04.11
申请号 CN95119509.3 申请日期 1995.12.15
申请人 章谦 发明人 章谦
分类号 H03M5/12;H04L7/00 主分类号 H03M5/12
代理机构 清华大学专利事务所 代理人 廖元秋
主权项 权利要求书1、一种抗时钟抖动能力强的零次群接口的解码方法,包括以下步骤:(1)将G703接口信号GSA经过判决产生正极性信号DSI和负极性信号DSJ;(2)将所说的DSI和DSJ两个信号相加得到双电平信号DBI;(3)从所说的双电平信号中提取64KHz位定时信号CO,COA作为解码所需的同步时钟信号;(4)对所说的双电平信号DBI中的数据0和1的编码信号进行判决,由判决结果生成标准码元宽度的数据信号;(5)对所说的正、负极性信号DSI、DSJ的当前码组极性的判决并根据前后两个码组的极性关系提取破坏点,从而得到8KHz字节定时信号;其特征在于,所说的第(4)步骤包括:根据所说的DBI数据编码中的时间间隔2和时间间隔3之间的信号边沿特性进行判决,用时钟信号COA屏蔽掉时间间隔4和下一码组时间间隔1之间的边沿特性,得到判决结果DGP脉冲信号;展宽DGP脉冲至一个64Kbit/s码元宽度,得到DSP信号;用时钟信号CO对DSP采样得到标准码元宽度的64Kbit/s数据信号;所说的第(5)步骤包括:用时钟信号COA屏蔽当前码组时间间隔2,3之间的信号边沿,根据时间间隔1和上一码组时间间隔4之间的信号边沿特性对当前码组极性进行判决即正极性DSI为当前码时正极性指示脉冲CSI=1,负极性指示脉冲CSJ=0;负极极性DSJ为当前码时正极性指示脉冲CSI=0,负极性指示脉冲CSJ=1;所说的两个连续的CSI脉冲之间不出现CSJ脉冲或两个连续的CSJ脉冲之间不出现CSI脉冲时在两个连续脉冲的后一个脉冲位置作为破坏点位置。
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