| 主权项 |
1.一种交错感测放大器,含有:一个具有依电气方式耦合其上之第一位元线对和第二位元线对的感测电路,系用于感测并放大该第一位元线对之一与该第二位元线对之一间的电位差;以及一个预充电电路,系依操作方式连接于该第一位元线对之一与该第二位元线对之一间,而在感测及放大之前用于为该第一位元线对、该第二位元线对、及该感测电路充电使达到一个共同电压。2.如申请专利范围第1项之感测放大器,尚含有:一个第一隔离器电路,系用于选择性地将该第一位元线对耦合到该感测电路上;以及一个第二隔离器电路,系用于选择性地将该第二位元线对耦合到该感测电路上;因此该第一和该第二隔离器电路是同时操作的以便将第一位元线对和该第二位元线对耦合到该感测电路上,使得吾人能藉由该预充电电路为该第一位元线对、该第二位元线对、及该感测电路充电使达到一个共同电压。3.如申请专利范围第1项之感测放大器,其中令该预充电电路适应以限制所提供充电电流的量额而为该第一位元线对、该第二位元线对、及该感测电路充电使达到一个共同电压。4.如申请专利范围第1项之感测放大器,其中令该预充电电路适应以限制从该第一位元线对之一、该第二位元线对之一、以及两者同时流来之漏电流的量额。5.一种具有许多对位元线的半导体记忆体中的交错感测放大器电路,包含:一个具有第一感测结点和第二感测结点的感测电路,系用于感测并放大该第一与该第二感测结点之间的电位差;一个来自许多对位元线的第一对位元线;一个第一隔离器电路,系用于选择性地将该第一对位元线耦合到该第一感测结点和该第二感测结点上以回应一个第一倍增信号;一个来自许多对位元线的第二对位元线;一个第二隔离器电路,系用于选择性地该第二对位元线耦合到该第一感测结点和该第二感测结点上以回应的一个第二倍增信号;一个第一平衡器电路,系依操作方式连接于该第一对位元线之间,而用于连接该第一对位元线以回应一个第一平衡信号;一个第二平衡器电路,系依操作方式连接于该第二对位元线之间,而用于连接该第二对位元线以回应一个第二平衡信号;以及一个预充电电路,系依操作方式连接于该第一对位元线之一与该第二对位元线之一间,而用于为该第一对位元线、该第二对位元线、该第一感测结点、及该第二感测结点使达到一个共同电压以回应一个于预充电期间加到该预充电电路上的充电信号,该第一对位元线、该第二对位元线、该第一感测结点、及该第二感测器结点系于该预充电作业期间藉由同时施加该第一平衡信号、该第二平衡信号、该第一倍增信号、及该第二倍增信号而做电气方式相互耦合在一起。6.如申请专利范围第5项之感测放大器电路,其中令该预充电电路适应以便于该预充电作业期间限制由该充电信号供应充电电流的量额而为该第一对位元线、该第二对位元线、该第一感测结点、及该第二感测结点充电使达到一个共同电压。7.如申请专利范围第5项之感测放大器电路,其中令该预充电电路适应以限制从该第一位元线对之一、该第二位元线对之一、以及两者同时流来之漏电流的量额。8.一种具有感测放大器阵列的半导体记忆体,含有许多如申请专利范围第5项所定型式的感测放大器,其中该预充电电路是交替地连接于该第一对位元线与该第二对位元线之间就如连接于该阵列内相邻的感测放大器之间。9.一种具有一个记忆体阵列(包含许多记忆体单元而各含有代表一个逻辑状态之电荷)的半导体记忆中的交错感测放大器电路,该记忆体也包含许多位元线系连接到该许多记忆体单元上,以及许多位元线系用于取用各该记忆体单元中之对应记忆体单元,其中的交错感测放大器电路含有:一个具有第一感测结点和第二感测结点的感测电路,系用于感测并放大该第一感测结点与该第二感测结点之间的电位差;该第一感测结点系选择性地透过第一隔离电晶体而耦合到第一位元线上并透过第二隔离电晶体而耦合到第二位元线上,该第二感测结点系选择性地透过第三隔离电晶体而耦合到第三位元线上并透过第四隔离电晶体而耦合到第四位元线上;一个第一平衡电晶体,系连接于该第一位元线与该第三位元线之间,而用于将该第一位元线耦合到该第三位元线上以回应一个第一平衡信号;一个第二平衡电晶体,系连接于该第二位元线与该第四位元线之间,而用于将该第二位元线耦合到该第四位元线上以回应一个第二平衡信号;一个预充电电路,系依操作方式连接于该第一平衡电晶体和该第二平衡电晶体之一上,而用于接收一个充电电压并于预充电作业期间为该第一、该第二、该第三、和该第四位元线、以及该第一和该第二感测结点充电使达到一个共同电压,其中供应该第一和该第二平衡信号以便分别使该第一与该第三位元线耦合并使该第二与该第四位元线耦合,且激励该第一和该第二隔离电晶体以便使该第一和该第二位元线耦合到该第一感测结点上并激励该第三和该第四隔离电晶体以便使该第三和该第四位元线耦合到该第二感测结点上,令该预充电电路适应以限制于该预充电期间由该预充电电压所供应的电流量额。10.如申请专利范围第9项之感测放大器电路,其中令该预充电电路进一步适应以限制因为该第一、该第二、该第三、及该第四位元线之一与该字元线之一间的短路连接的结果所产生之充电电流的量额。图式简单说明:第一图系用以显示用于习知交错感测放大器中的摺叠式位元线DRAM构造内一个代表部分的电路图;第二图系用以显示用于本发明的交错感测放大器中的摺叠式位元线DRAM构造内一个代表部分的电路图;第三图系用以显示第二图中根据本发明位元线感测放大器之预充电及资料读取作业的时序图;以及第四图a系用以显示习知感测放大器电路中物理线路设计图之相关部分的图示;以及第四图b系用以显示根据本发明感测放大器电路中物理线路设计图之相关部分的图示。 |
