| 主权项 |
1.一种处理资料的装置,由下列构件构成:至少一个处理元件,用来回应处理元件命令字组以处理资料,其中该至少一个的处理元件的每个包含耦合在一起以形成具有至少两个阶段的管线架构之处理资源;以及一控制器,用以接收指令并由此产生提供给该至少一个处理元件之处理元件命令组,其中该控制器包括下列构件:将每个接收到的指令转换为一或多个具有包含第一处理元件阶段栏位及第二处理元件阶段栏位之第一格式的第一类指令序列之装置,其中该第一处理元件阶段栏位会指定在第一时脉周期要进行之第一处理元件阶段运算,且该第二处理元件阶段栏位会指定在第一时脉周期之后的第二时脉周期所要进行之第二处理元件阶段运算;以及将一或多个第一类指令序列转换为处理元件命令字组序列的装置,其中:每个处理元件命令字组都具有包含指定将在相同时脉周期进行之第一及第二处理元件阶段运算的第二格式;每个前述至少一个处理元件中包含同步随机存取记忆体(RAM),其读取位址必须在同步RAM的指定位址之内容必须出现在同步RAM输出上的前一个时脉周期中被应用;以及该控制器进一步包括能侦测指定要进行同步RAM读取运算的第一类指令栏位之一的装置,并且在回应前述侦测方面,该控制器会在所产生的指定同步RAM读取运算之处理元件控制字组的前一个时脉周期中提供读取位址给每个前述至少一个的处理元件。2.根据申请专利范围第1项之装置,其中该同步RAM是双埠的同步RAM;以及该控制器进一步包括:侦测冲突的装置,其中要产生的处理元件命令字组序列将包括第一冲突处理元件命令字组,接着为第二冲突处理元件命令字组,其中该第一冲突处理元件命令字组指定要进行同步RAM写入运算,而该第二冲突处理元件命令字组则指定要进行两个同步RAM读取运算,藉以在执行第一冲突处理元件命令字组之后,随着执行第二冲突处理元件命令字组,将会造成需要在同一时脉周期中提供三个位址给该双埠的同步RAM。3.根据申请专利范围第2项之装置,其中该控制器进一步包括:解析装置,回应前述冲突的侦测以产生解析处理元件命令字组,以插入第一及第二冲突处理元件命令字组之间,藉以使第一冲突处理元件命令字组执行之后,接着执行解析处理元件命令字组,再接着执行第二冲突处理元件命令字组,而不会造成需要在同一时脉周期中提供三个位址给该双埠的同步RAM。4.根据申请专利范围第1项之装置,其中:该同步RAM是单埠的同步RAM;以及该控制器进一步包括:侦测冲突的装置,在此装置中要产生的处理元件命令字组序列将包括第一冲突处理元件命令字组,接着为第二冲突处理元件命令字组,其中该第一冲突处理元件命令字组指定要进行同步RAM写入运算,且该第二冲突处理元件命令字组指定要进行同步RAM读取运算,藉以使第一冲突处理元件命令字组在执行之后,接着执行第二冲突处理元件命令字组将会造成需要在同一时脉周期中提供两个位址给该单埠的同步RAM。5.根据申请专利范围第4项之装置,其中该控制器进一步包括:解析装置,回应前述冲突的侦测以产生解析处理元件命令字组插入第一及第二冲突处理元件命令字组之间,使得第一冲突处理元件命令字组在执行之后,紧接着执行解析处理元件命令字组,再接着执行第二冲突处理元件命令字组,而不会造成需要在同一时脉周期中提供两个位址给该单埠的同步RAM。6.一种处理资料的装置,由下列构件构成:一处理元件阵列,用以回应处理元件命令字组而处理资料,其中该处理元件阵列是由多个相同的处理元件构成,其中:每个处理元件包含耦合在一起以形成具有至少两个阶段的管线架构之处理资源;每个处理元件连接至至少一个相邻的处理元件;以及每个处理元件会被耦合以接收相同的处理元件命令字组集合;以及一控制器,用以接收指令并由此产生提供给该多个相同处理元件之处理元件命令字组,其中该控制器由下列构件构成:转换装置,用以将每个接收到的指令转换为一或多个具有包含第一处理元件阶段栏位及第二处理元件阶段栏位之第一格式的第一类指令序列,其中该第一处理元件阶段栏位会指定在第一时脉周期要进行之第一处理元件阶段运算,且该第二处理元件阶段栏位会指定在第一时脉周期之后的第二时脉周期所要进行之第二处理元件阶段运算;以及转换装置,用以将一或多个第一类指令转换为处理元件命令字组序列,其中每个处理元件命令字组都具有包含指定将在相同时脉周期进行之第一及第二处理元件阶段运算的第二格式;以及接收装置,用以接收对应于第一类指令之第一个的非零偏斜量,并且加以回应而产生处理元件命令字组的偏斜解析序列,该处理元件命令字组包含:第一处理元件命令字组,指定第一处理元件阶段运算如同由第一类指令之前述第一个所指定者;以及一或多个后续的处理元件命令字组,指定第一处理元件阶段运算,使资料能从相邻处理元件接收。7.根据申请专利范围第6项之装置,其中该偏斜量是直接由接收之指令的栏位所决定。8.根据申请专利范围第6项之装置,进一步包含储存偏斜量的暂存器;以及其中接收之指令指示该偏斜量将由储存偏斜量的暂存器之内容所决定。9.根据申请专利范围第6项之装置,其中该处理元件命令字组的偏斜解析序列进一步包含指定如同第一类指令之前述一个所指定之第二处理元件阶段运算的进阶处理元件命令字组。10.根据申请专利范围第6项之装置,其中该处理元件命令字组的偏斜解析序列进一步包含指定由偏斜参数所得到之第二处理元件阶段运算的进阶处理元件命令字组。11.一种处理资料的装置,由下列构件构成:至少一个处理元件,用以回应处理元件命令字组而处理资料,其中每个前述至少一个的处理元件包含具有多个储存位置的随机存取记忆体(RAM),且其中每个储存位置能够储存一个n位元资料单元,n是大于零的整数;以及一控制器,用以产生提供给该至少一个处理元件之处理元件命令字组,并且使得该至少一个处理元件去操控M-位元运算元,M可以被n整除,其中:该控制器会利用代表该M-位元运算元的影像描述子来产生储存于RAM中之M-位元运算元的存取位址;以及该影像描述子包含由多个位址栏位构成的映射栏位,每个位址用来指定RAM中的一个储存位置。12.根据申请专利范围第11项之装置,其中该控制器使用每个位址栏位以产生存取q个n-位元资料单元的位址,其中的q大于一。13.根据申请专利范围第12项之装置,其中q値等于四。14.根据申请专利范团第12项之装置,其中储存在每个位址栏位的位址是以RAM的储存位址除以q的形式而存在。15.根据申请专利范围第11项之装置,其中:该控制器使用每个位址栏位以另外产生存取q个n-位元资料单元的位址,其中q大于一,或是存取单一n-位元资料单元的位址;储存在每个位址栏位的位址可以是RAM的储存位址形式,或是RAM的储存位址除以q的形式;以及每个影像描述子进一步包括指定影像描述子中包含何种位址栏位形式的遮罩栏位。16.根据申请专利范围第11项之装置,进一步包括储存多个影像描述子的可定址影像描述子表格。17.根据申请专利范围第16项之装置,其中该控制器会产生处理元件命令字组以回应接收到的指令,该指令中包括指定储存在可定址影像描述子表格之影像描述子之一的位址的运算元栏位,其中该可定址影像描述子代表该M-位元运算元。18.根据申请专利范围第11项之装置,其中每个影像描述子进一步包括指定大小値的大小栏位,该控制器由此决定目前有多少位址栏位被用来指定一个运算元。19.根据申请专利范围第18项之装置,其中每个影像描述子进一步包括延伸栏位,指示运算元是否是大小栏位没有指示之预定的延伸大小。20.根据申请专利范围第19项之装置,其中当该延伸栏位指示运算元为预定的延伸大小时,大小栏位被用来指示形成运算元一部份的一个n-位元资料单元的位址。21.根据申请专利范围第20项之装置,其中在该装置中的浮点运算元是由具有预定延伸大小的资料所表示。22.根据申请专利范围第11项之装置,由下列构件构成:配置影像描述子给指定运算元以回应接收到之配置指令的配置单元;以及将已配置的影像描述子之映射栏位填入RAM位址的装置。23.根据申请专利范围第22项之装置,其中每个影像描述子进一步包括指示映射栏位是否被填入的栏位。24.根据申请专利范围第23项之装置,其中填入映射栏位装置的运作回应能侦测已接收指令将该指定运算元指定为目标运算元,并进一步侦测已配置影像描述子的映射栏位尚未被填入。25.根据申请专利范围第22项之装置,其中每个影像描述子进一步包括指示影像描述子是否被配置的栏位。26.根据申请专利范围第11项之装置,其中:该映射栏位可以由多个位址栏位或纯量运算元构成;以及每个影像描述子进一步包括一个纯量栏位以指示映射栏位是包含多个位址栏位或纯量运算元。27.根据申请专利范围第11项之装置,其中:每个影像描述子进一步包括正负号属性栏位以指示该运算元是否为有号运算元。28.根据申请专利范围第27项之装置,其中:该控制器对该运算元为有号运算元的指示之回应是重复的产生运算元正负号位元之相同RAM位址以使用于处理元件命令字组序列之上,由此在涉及该运算元的处理期间有效地延伸该运算元的正负号位元。29.一种处理资料的装置,由下列构件构成:至少一个处理元件,用以回应处理元件命令字组而处理资料,其中每个前述至少一个的处理元件包含具有多个储存位置的第一随机存取记忆体(RAM),以及具有多个储存位置的第二RAM,且其中每个储存位置能够储存一个n-位元资料单元,n是大于零的整数;以及一控制器,用以产生提供给该至少一个处理元件之处理元件命令字组,并且使得该至少一个处理元件操控储存于第一及第二RAM中之运算元,其中:该控制器会利用代表该运算元的影像描述子来产生记忆体控制及位址以存取储存于前述第一及第二RAM之一中的运算元;以及该影像描述子包含一个储存栏位,用来指示运算元是储存在第一及第二RAM的哪一个中。30.根据申请专利范围第29项之装置,进一步包括储存多个影像描述子的可定址影像描述子表格。31.根据申请专利范围第30项之装置,其中该控制器会产生处理元件命令字组以回应接收到的指令,该指令中包括指定储存在可定址影像描述子表格之影像描述子之一的位址的运算元栏位,其中该可定址影像描述子代表该运算元。32.根据申请专利范围第29项之装置,进一步包括:一配置单元,回应接收到之配置指令而用以配置影像描述子给指定运算元;以及配位装置,用以将来自第一或第二RAM之一的位址配位于已配置影像描述子之映射栏位,并且设定已配置的影像描述子之储存栏位以指示该运算元是储存于第一及第二RAM之何者。33.根据申请专利范围第32项之装置,其中该配位装置试图将来自指定在配置指令中的第一或第二RAM中之一的位址配位于已配置的影像描述子之映射栏位中。34.根据申请专利范围第33项之装置,其中每当该配位装置无法将来自非指定在配置指令中的第一或第二RAM中之一的位址配位于已配置的影像描述子之映射栏位中时,它将会试图将来自非指定在配置指令中的第一或第二RAM中之一的位址配位于已配置的影像描述子之映射栏位中。35.一种处理资料的装置,由下列构件构成:至少一个处理元件用以回应处理元件命令字组而处理资料;以及一控制器,用以产生提供给该至少一个处理元件之处理元件命令字组,其中该控制器由下列构件构成:一记忆体,用来储存产生处理元件命令字组的微指令,其中每个被储存的微指令包含一个缺陷(default)的微指令和一个替代的命令栏位;以及撷取装置,用以撷取储存的微指令,并藉此产生只根据缺陷微指令之第一微指令或是根据缺陷指令和替代命令栏位之替代微指令。36.根据申请专利范围第35项之装置,该控制器会透过将替代命令栏位的一或多个位元取代缺陷微指令中对应位元的位置以产生替代微指令。37.一种处理资料的装置,由下列构件构成:至少一个处理元件,用以回应处理元件命令字组而处理资料,其中每个前述至少一个的处理元件包含能够从包括可定址记忆体资源之多个不同资源接收资料的暂存器,其中对不同资源之一的选取是由在处理元件命令字组中的栏位所控制;以及一控制器,用以产生提供给该至少一个处理元件之处理元件命令字组,其中该控制器由下列构件构成:用以决定提供纯量运算元给暂存器的装置;用以产生处理元件命令字组使得可定址记忆体资源被选取为提供给暂存器之资料来源的装置;以及当产生的处理元件命令字组是由前述至少一个处理元件执行时,将纯量运算元取代可定址记忆体资源之资料位置的装置。38.一种操作资料处理装置的方法,包含:至少一个处理元件,用以回应处理元件命令字组而处理资料;其中每个前述至少一个的处理元件包含耦合在一起以形成具有至少两个阶段的管线架构之处理资源,及一同步随机存取记忆体(RAM),需要应用到一在同步RAM的指定位址之内容为在同步RAM的一输出所需要之一个时脉周期之前一个时脉周期的读取位址;以及一控制器,用以接收指令并由此产生提供给该至少一个处理元件之处理元件命令字组,该方法包含下列步骤:在该控制器中:将每个接收到的指令转换为一或多个具有包含第一处理元件阶段栏位及第二处理元件阶段栏位之第一格式的第一类指令序列,其中该第一处理元件阶段栏位会指定在第一时脉周期中要执行之第一处理元件阶段运算,且该第二处理元件阶段栏位会指定在第一时脉周期之后的第二时脉周期所要执行之第二处理元件阶段运算;以及将一或多个第一类指令序列转换为处理元件命令字组序列,其中:每个处理元件命令字组都具有包含指定将在相同时脉周期进行之第一及第二处理元件阶段运算的第二格式;以及该控制器进一步对指定要执行同步RAM读取运算的第一类指令栏位之一进行侦测步骤,并且为回应前述侦测,该控制器会在所产生指定该同步RAM读取运算之处理元件控制字组的前一个时脉周期中提供读取位址给每个前述至少一个的处理元件。39.根据申请专利范围第38项之方法,其中该同步RAM是双埠的同步RAM;以及该控制器进一步执行下列步骤:侦测要产生的处理元件命令字组序列之冲突,此将包括第一冲突处理元件命令字组,紧接着为第二冲突处理元件命令字组,其中该第一冲突处理元件命令字组指定要进行同步RAM写入运算,且该第二冲突处理元件命令字组指定要进行两个同步RAM读取运算,藉此使得第一冲突处理元件命令字组执行之后紧跟着执行第二冲突处理元件命令字组,将会造成在同一时脉周期中需要提供三个位址给该双埠的同步RAM。40.根据申请专利范围第39项之方法,其中该控制器进一步进行下列步骤:产生解析处理元件命令字组插入第一及第二冲突处理元件命令字组之间,以回应前述冲突的侦测,使得第一冲突处理元件命令字组执行之后,跟着执行解析处理元件命令字组,再接着执行第二冲突处理元件命令字组,而不会造成在同一时脉周期中需要提供三个位址给该双埠的同步RAM。41.根据申请专利范围第38项之方法,其中:该同步RAM是单埠的同步RAM;以及该控制器进一步进行下列步骤:侦测要产生的处理元件命令字组序列之冲突,其中将包括第一冲突处理元件命令字组,接着为第二冲突处理元件命令字组,其中该第一冲突处理元件命令字组指定要进行同步RAM写入运算,且该第二冲突处理元件命令字组指定要进行同步RAM读取运算,藉此使第一冲突处理元件命令字组执行之后紧接着执行第二冲突处理元件命令字组,将会造成在同一时脉周期中需要提供两个位址给该单埠的同步RAM。42.根据申请专利范围第41项之方法,其中该控制器进一步进行下列步骤:产生解析处理元件命令字组插入第一及第二冲突处理元件命令字组之间,以回应前述冲突的侦测,使得第一冲突处理元件命令字组执行之后,跟着执行解析处理元件命令字组,再接着执行第二冲突处理元件命令字组,而不会造成在同一时脉周期中需要提供两个位址给该单埠的同步RAM。43.一种操作资料处理装置的方法,包含用以回应处理元件命令字组而处理资料的处理元件阵列,其中该处理元件阵列是由多个相同的处理元件构成,其中:每个处理元件包含耦合在一起以形成具有至少两个阶段的管线架构的处理资源;每个处理元件连接到至少一个相邻的处理元件;且每个处理元件被耦合以接收相同的处理元件命令字组集合;以及一用来接收指令并由此产生提供给该多个相同处理元件之处理元件命令字组的控制器,该方法包含下列步骤:在该控制器中:将每个接收到的指令转换为一或多个具有包含第一处理元件阶段栏位及第二处理元件阶段栏位之第一格式的第一类指令序列,其中该第一处理元件阶段栏位会指定在第一时脉周期中所要进行之第一处理元件阶段运算,且该第二处理元件阶段栏位会指定在第一时脉周期之后的第二时脉周期所要进行之第二处理元件阶段运算;将一或多个第一类指令转换为处理元件命令字组序列,其中每个处理元件命令字组都具有包含指定将在相同时脉周期进行之第一及第二处理元件阶段运算的第二格式;以及接收对应于第一类指令之第一个的非零偏斜量,并且加以回应而产生处理元件命令字组的偏斜解析序列,该命令字组包括:第一处理元件命令字组,指定如同由第一类指令之前述第一个指令所指定之第一处理元件阶段运算;以及一或多个后续的处理元件命令字组,指定能使资料由相邻处理元件接收的第一处理元件阶段运算。44.根据申请专利范围第43项之方法,其中该偏斜量是直接由接收指令的栏位所决定。45.根据申请专利范围第43项之方法,进一步包含下列步骤:为回应指示偏斜量应由暂存器内容决定之接收指令以决定来自暂存器的偏斜量。46.根据申请专利范围第43项之方法,其中该处理元件命令字组的偏斜解析序列进一步包含指定如同由第一类指令之前述一个指令所指定之第二处理元件阶段运算的进阶处理元件命令字组。47.根据申请专利范围第43项之方法,其中该处理元件命令字组的偏斜解析序列进一步包含指定由偏斜参数所导出之第二处理元件阶段运算的进阶处理元件命令字组。48.根据申请专利范围第47项之方法,其中该控制器进一步会执行下列步骤:侦测第一类指令的第二个指令指定需要每个处理元件将资料输出给相同的相邻处理元件,前述每个处理单元同时被进阶处理元件命令字组的第二处理元件阶段运算栏位命令去从该相邻处理元件处接收资料,并且为了回应前述侦测,在该进阶处理元件命令字组的第一处理元件阶段运算栏位中以无冲突命令取代,藉此避免在前述每个处理元件的一个埠上指定冲突的输入及输出运算。49.一种操作资料处理装置的方法,包括至少一个处理元件,用以回应处理元件命令字组而处理资料,其中每个前述至少一个的处理元件包含具有多个储存位置的随机存取记忆体(RAM),且其中每个储存位置能够储存一个n位元资料单元,n是大于零的整数;以及一控制器用以产生提供给该至少一个处理元件之处理元件命令字组,并且使得该至少一个处理元件来操控M-位元运算元,M可以被n整除,该方法进一步包含下列步骤:在控制器中,利用代表该M-位元运算元的影像描述子来产生存取储存于RAM中之M-位元运算元的位址;其中该影像描述子包含由多个位址栏位构成的映射栏位,每个位址用来指定RAM中的一个储存位置。50.根据申请专利范围第49项之方法,进一步包含下列步骤,在控制器中,使用每个位址栏位以产生存取q个n-位元资料单元的位址,其中的q大于一。51.根据申请专利范围第50项之方法,其中的q等于四。52.根据申请专利范围第50项之方法,其中储存在每个位址栏位的位址是形成以RAM的储存位址除以q的形式。53.根据申请专利范围第49项之方法,其中:该控制器进一步执行下列步骤,使用每个位址栏位另外产生存取q个n-位元资料单元的位址,其中q大于一,或是存取单一n-位元资料单元的位址;其中:储存在每个位址栏位的位址可以是RAM的储存位址形式,或是RAM的储存位址除以q的形式;以及每个影像描述子进一步包括指定影像描述子中包含何种位址栏位形式的遮罩栏位。54.根据申请专利范围第49项之方法,进一步包括储存多个影像描述子在可定址影像描述子表格的步骤。55.根据申请专利范围第54项之方法,其中该控制器进一步执行下列步骤:产生处理元件命令字组以回应接收到的指令,该指令中包括指定储存在可定址影像描述子表格之影像描述子之一的位址的运算元栏位,其中该可定址影像描述子表示该M-位元运算元。56.根据申请专利范围第49项之方法,其中每个影像描述子进一步包括指定大小値的大小栏位,该控制器由此决定目前有多少位址栏位被用来指定一个运算元。57.根据申请专利范围第56项之方法,其中每个影像描述子进一步包括延伸栏位,指示运算元是否是大小栏位没有指示之预定的延伸大小。58.根据申请专利范围第57项之方法,其中当该延伸栏位指示运算元为预定的延伸大小时,大小栏位被用来指示形成运算元一部份的一个n-位元资料单元的位址。59.根据申请专利范围第58项之方法,进一步包括以具有预定延伸大小的资料表示在装置中的浮点运算元之步骤。60.根据申请专利范围第49项之方法,进一步包括下列步骤:配置影像描述子给指定运算元以回应接收到之配置指令;以及将RAM位址配位于已配置的影像描述子之映射栏位。61.根据申请专利范围第60项之方法,其中每个影像描述子进一步包括指示映射栏位是否已被配位入的栏位。62.根据申请专利范围第61项之方法,其中该配位映射栏位的步骤为回应对已接收指令将该指定运算元指定为目标运算元的侦测而执行,并进一步侦测已配置影像描述子的映射栏位尚未被配位进入。63.根据申请专利范围第60项之方法,其中每个影像描述子进一步包括指示影像描述子是否被配置的栏位。64.根据申请专利范围第49项之方法,其中:该映射栏位可以由多个位址栏位或纯量运算元构成;以及每个影像描述子进中步包括一个纯量栏位以指示映射栏位是否包含多个位址栏位或纯量运算元。65.根据申请专利范围第49项之方法,其中:每个影像描述子进一步包括正负号属性栏位以指示该运算元是否为有号运算元。66.根据申请专利范围第65项之方法,其中该控制器进一步执行下列步骤:藕由重复的产生运算元正负号位元之相同RAM位址,以使用于处理元件命令字组序列之上,以回应该运算元为有号运算元的指示,藉此在涉及该运算元的处理期间有效地延伸该运算元的正负号位元。67.一种操作资料处理装置的方法,该处理装置包括至少一个处理元件用以回应处理元件命令字组而处理资料,其中每个前述至少一个的处理元件包含具有多个储存位置的第一随机存取记忆体(RAM),以及具有多个储存位置的第二RAM,且其中每个储存位置能够储存一个n-位元资料单元,n是大于零的整数;以及一控制器,用以产生提供给该至少一个处理元件之处理元件命令字组,并且使得该至少一个处理元件来处理储存于第一及第二RAM中之运算元,该方法包含下列步骤:在控制器中:利用代表该运算元的影像描述子来产生记忆体控制及位址,以存取储存于前述第一及第二RAM之一中的运算元;其中该影像描述子包含一个储存栏位,用来指示运算元是储存在第一及第二RAM中的哪一个。68.根据申请专利范围第67项之方法,进一步包括将多个影像描述子储存于可定址影像描述子表格中的步骤。69.根据申请专利范围第68项之方法,其中该控制器进一步执行产生处理元件命令字组以回应接收到的指令的步骤,该指令中包括指定储存在可定址影像描述子表格之影像描述子之一的位址的运算元栏位,其中该可定址影像描述子代表该运算元。70.根据申请专利范围第67项之方法,进一步包括下列步骤:配置影像描述子给指定运算元以回应接收到之配置指令;以及将来自第一或第二RAM之一的位址配位于已配置的影像描述子之映射栏位,并且设定该已配置的影像描述子之储存栏位以指示运算元是储存于第一及第二RAM之何者。71.根据申请专利范围第70项之方法,其中该配位步骤包括试图将来自已指定在该配置指令中的第一或第二RAM之一的位址配位于已配置的影像描述子之映射栏位中。72.根据申请专利范围第71项之方法,进一步包含下列步骤:每当该配位步骤无法将来自已指定在该配置指令中的第一或第二RAM之一的位址配位于已配置的影像描述子之映射栏位时,试图将来自非指定在该配置指令中的第一或第二RAM之一的位址配位于已配置的影像描述子之映射栏位中。73.一种操作资料处理装置的方法,该处理装置包括至少一个处理元件用以回应处理元件命令字组而处理资料;一控制器,用以产生提供给该至少一个处理元件之处理元件命令字组,该方法包含下列步骤:将产生处理元件命令字组的微指令储存于记忆体中,其中每个被储存的微指令包含一个缺陷的微指令和一个替代的命令栏位;以及撷取储存的微指令并由此产生只根据缺陷微指令之第一微指令或是根据缺陷指令和替代命令栏位之替代微指令。74.根据申请专利范围第73项之方法,进一步包含将替代命令栏位的一或多个位元取代缺陷微指令中对应位元的位置以产生替代微指令的步骤。75.一种操作资料处理装置的方法,该处理装置包括至少一个处理元件,用以回应处理元件命令字组处理资料,其中每个前述至少一个的处理元件包含能够从包括可定址记忆体资源之多个不同资源接收资料的暂存器,其中对不同资源之一的选取是由在处理元件命令字组中的栏位所控制;以及一控制器,用以产生提供给该至少一个处理元件之处理元件命令字组,该方法进一步包括下列步骤:决定要提供给暂存器的纯量运算元;产生能使得可定址记忆体资源被选取为提供给暂存器之资料来源的处理元件命令字组;以及当产生的处理元件命令字组是由前述至少一个处理元件执行时,以纯量运算元取代可定址记忆体资源之资料位置。图式简单说明:第一图是根据本发明之一观点的网接电脑积体电路(MCC IC)之非常高阶方块图;第二图是范例MCC IC之范例信号介面更详细的方块图;第三图是根据本发明之一观点的MCC IC之指令存取时序图;第四图是该MCC IC之记忆体介面信号的功能时序图;第五图是处理元件(PE)阵列中某些对应于PE阵列南、北端之输入输出的介面信号时序图;第六图是根据本发明之一观点的MCC IC架构之一具体实施例的方块图;第七图是整个PE阵列103之33的部份;第八图是根据本发明之一观点的范例PE之内部资源方块图;第九图A、第九图B、第九图C共同构成范例PE较高阶的细部方块图;第十图是根据本发明之一观点,促进资料在PE阵列移入及移出的CM平面排列;第十一图是PE控制字组(CW)的范例格式;第十二图是更详细描示ALU逻辑的方块图;第十三图是根据本发明之一观点,控制MCC IC 101运算之范例控制器的主要元件方块图;第十四图A、第十四图B、及第十四图C是根据本发明之一观点的范例影像描述子之格式;第十五图A及第十五图B是纯量运算元的范例影像描述子格式;第十六图是阵列处理器指令字组1501之范例格式;第十七图是载入指令的范例格式;第十八图A、第十八图B、及第十八图C描示在指令中如何以Mod栏位指示相邻关系;第十九图A、第十九图B、及第十九图C共同组成范例MCC IC更详细的方块图;第二十图是根据本发明之一观点,关于撷取单元以及与它互动之某些资源的更详细方块图;第二十一图描示根据本发明之一具体实施例,在影像描述子表格及其他一些硬体元件间的关系;第二十二图A及第二十二图B共同构成描示指令序列发生器及I-seq记忆体的更详细方块图;第二十三图描示从指令序列发生器1205接收之PSEQ指令字组的范例格式;第二十四图A、第二十四图B、及第二十四图C共同构成根据本发明之一观点的覆叠逻辑方块图;第二十五图描示PE命令字组如何被管线延迟校正所中断;第二十六图描示记忆体冲突状况时序图;第二十七图是根据本发明之一观点的I/O RAM之具体实施例方块图;第二十八图A、第二十八图B、及第二十八图C分别描示由8位元图素构成之样本影像如何被储存在I/ORAM 107.图素在PE的北及南阵列中的最终分布、以及当图素大小大于1时,组成任一图素的位元在从I/O RAM移出后如何分布在数个PE间。第二十九图A至第二十九图I描示在PE阵列中重新安排资料位元的步骤,使得每一PE 701能够储存组成个别图素的所有位元;第三十图是根据本发明之一观点,对影像移动运算之位址产生器的具体实施例之方块图;第三十一图是根据本发明之一观点的击中平面逻辑方块图;第三十二图是根据本发明之一观点,支援色阶分布图运算之范例位址产生器方块图;第三十三图A至第三十三图D描示根据本发明之一观点进行I/O RAM外部存取的不同模态;第三十四图A至图三十四图C描示根据本发明之一观点的图素垄断逻辑;第三十五图描示根据本发明之一观点,在PE内用来完成快速乘法运算具体实施之相关资料路径;第三十六图是根据本发明之一观点描示快速乘法运算第一具体实施例的控制流之流程图;第三十七图是根据本发明之一观点,对支援快速乘法运算第二具体实施例之PE的另一具体实施方块图;第三十八图是根据本发明之一观点,在PE中进行快速除法运算之相关资料路径方块图;第三十九图A及第三十九图B分别描示传统除法运算的第一及第二回合;第四十图描示根据第一改善进行除法运算之范例回合;第四十一图描示根据第二改善进行除法运算之范例回合;第四十二图A、第四十二图B、及第四十二图C共同描示对阵列象限的PE控制之分布;以及第四十三图A、第四十三图B、及第四十三图C共同描示416 PE群组的功能元件。 |
