| 主权项 |
1.一种半导体装置,具有一IC晶片,该IC晶片设置于 一基板之一侧上,其中: 于该基板之其他侧上设有复数个连接端子,经由电 连接装置而电连接于该IC晶片、形成一矩形栅阵 列、且排列于该阵列之隅角以外的位置处。2.一 种半导体装置,具有一IC晶片,该IC晶片设置于一基 板之第一侧上,其中: 于该基板之第二侧上设有复数个连接端子,电连接 于该IC晶片,形成一矩形栅阵列,且 于栅阵列之外测另设有额外的端子。3.如申请专 利范围第1项之半导体装置,其中该额外的端子系 设置于栅阵列之外侧。4.如申请专利范围第1至3项 中之任一项之半导体装置,其中该连接端子系导体 ,电性且机械性地连接至一面板,该面板上安装有 该半导体装置。5.如申请专利范围第4项之半导体 装置,其中该导体系由焊料或锡合金所制成。6.如 申请专利范围第2至3项中之任一项之半导体装置, 其中该额外的端子系由非导电材料所制成。7.如 申请专利范围第4项之半导体装置,其中该连接端 子系球形,且该球之部分突出该基板之第二侧。8. 如申请专利范围第1至3项中之任一项之半导体装 置,其中该连接端子之一部分未电连接于该IC晶片 。9.如申请专利范围第2与3项中之任一项之半导体 装置,其中该额外的端子系沿着列方向与行方向中 之至少一方向对准。10.如申请专利范围第1至3项 中之任一项之半导体装置,其中该连接端子系非配 置于栅阵列中心。11.如申请专利范围第1至3项中 之任一项之半导体装置,其中该连接端子系依一定 间距配置。12.如申请专利范围第11项之半导体装 置,其中该额外的端子系依间距P之整数倍或间距P 之整数分之一之间隔排列。13.如申请专利范围第 11项之半导体装置,其中该连接端子与该额外的端 子间之间隔系为一间隔系间距P之整数倍或间距P 之整数分之一。14.如申请专利范围第2与3项中之 任一项之半导体装置,其中该额外的端子中之至少 一个系电连接于该IC晶片。15.如申请专利范围第2 与3项中之任一项之半导体装置,其中该额外的端 子中之至少一个系一指标端子。16.如申请专利范 围第1至3项中之任一项之半导体装置,其中该连接 端子系经由设置于该基板上之导体而电连接于该 IC晶片。17.如申请专利范围第5项之半导体装置,其 中该连接端子系球形,且该球之部分突出该基板之 第二侧。图式简单说明: 第一图A与第一图B系显示本发明半导体装置之内 部结构之示意图。 第二图系显示在本发明半导体装置中,使用PCB基板 之堆叠MCP之封装结构的示意图。 第三图系显示在本发明半导体装置中,使用卷带( tape)基板之堆叠MCP之封装结构的示意图。 第四图系显示本发明半导体装置之金属球之一排 列的底面图。 第五图系显示本发明半导体装置之金属球之其他 排列的底面图。 第六图系显示本发明半导体装置之金属球之其他 排列的底面图。 第七图系显示本发明半导体装置之金属球之其他 排列的底面图。 第八图系显示介于本发明SRAM晶片与快闪记忆体晶 片102之金属球与接合垫间之电连接。 第九图系显示复数个连接,用以检验经历应力测试 时,在本发明突起电极上之连接品质。 第十图系显示习知半导体装置之突起电极之排列 的底面图。 |
