| 主权项 |
1.一种用在一信号获取模式期间于一第一时钟速 率下及在一锁定信号模式期间于一第二时钟速率 下使一接收信号与一本地产生信号产生关连之方 法,该方法包含步骤有: 操作于该信号获取模式,包含步骤有: 提供该第一接收信号; 在该第一时钟速率下,产生该第一本地信号; 在该第一时钟速率下,使该第一接收信号与该第一 本地信号产生关连用以产生一第一互相关产出,该 第一互相关产出指示着该第一接收信号及该第一 本地信号在一预定范围内被对准;以及 其后,操作于该锁定信号模式,包含步骤有: 提供一第二接收信号; 在一第二时钟速率下,产生一第二本地信号;以及 在该第二时钟速率下,使该第二接收信号与该第二 本地信号产生关连用以产生一第二互相关产出。2 .如申请专利范围第1项之方法,其中该本地及接收 信号包含数位PN序列,各序列包含许多晶片。3.如 申请专利范围第2项之方法,其中该产生该第二本 地信号之步骤,包含步骤有: 在该第二时钟速率下再取样该第二本地PN序列,该 再取样步骤所包含步骤有: 提供一早版之该第二本地PN序列; 提供一较早版之该第二本地PN序列; 提供一晚版之该第二本地PN序列; 提供较晚版之该第二本地PN序列; 在该第二时钟速率下,从该早、该较早,该晚、及 该较晚之该第二本地PN序列中选取复数个晶片,该 选取对之时序与在该第二时钟速率下取样的该第 二接收之PN序列相互关连。4.如申请专利范围第3 项之方法,其中该步骤系提供该第一对钟速率,其 包含步骤有提供每晶片M个样本之时钟速率以及该 步骤系提供该第二时钟速率,其包含步骤有提供每 晶片(N+1)/N个样本之时钟速率。5.如申请专利范围 第4项之方法,其中该M等于4及该N等于31。6.一种在 可变时钟速率下使一接收信号与一本地信号产生 关连之相关性电路,该相关器电路包含: 一时钟来源用于提供一第一时钟速率及一第二时 钟速率; 一本地PN来源用于在该第二时钟速率下产生该本 地信号,包含: 一本地PN产生器用于在该第一时钟速率下供应该 本地信号;以及 一再取样器具有一耦合以接收该本地信号用之第 一输入及一耦合以接收该第二时钟速率用之第二 输入,在该第二时钟速率下该再取样器提供该本地 信号; 一相关器具有一耦合以接收该接收信号用之第一 输入,在该第二时钟速率下提供一耦合以接收该本 地信号用之第二输入,及一耦合以接收该第二时钟 速率用之第三输入, 其中该相关器系于该第二时钟速率下产生该接收 信号及该本地信号之相关结果。7.如申请专利范 围第6项之相关性电路,其中该本地及接收信号包 含数位式PN序列,各该PN序列包含许多晶片。8.如申 请专利范围第7项之相关性电路,其中该本地PN来源 进一步包含: 一N-时段信号延迟具有一耦合以接收在该第一时 钟速率下产生之该本地PN序列用之第一输入,该N- 时段信号延迟于该第一时钟速率下输出其延迟N样 本时段之该本地PN序列;以及 一第一开关具有一耦合至该信号延迟之第一输入, 一耦合至该再取样器之第二输入,一用于接收一控 制信号之第三输入,及一耦合至该相关器之该第二 输入之输出。9.如申请专利范围第7项之相关性电 路,其中该再取样器包含: 一延迟线路具有一耦合以接该本地PN序列用之输 入及许多输出系用于提供许多该本地PN序列之延 迟版; 一多工器电路具有许多耦合至该延迟线路之信号 输入系用于接收许多该本地PN序列之该延迟版,至 少一控制输入用于接收多工器控制信号,及许多信 号输出系用于输出许多来自该本地PN序列之该接 收及延迟版晶片,该输出之晶片系与该接收PN序列 对准之本地PN序列晶片相关;以及 一控制电路耦合至该多工器系用于供应该多工器 之控制信号至该多工器。10.如申请专利范围第9项 之相关性电路,其中该延迟线路包含: 一第一暂存器具有一耦合以接收该本地PN序列用 之输入及一第一延迟输出,该第一暂存器具有一与 其相关之预定延迟; 一第二暂存器具有一被耦合至该第一暂存器之该 输出之输入及一第二延迟输出,该第二暂存器具有 一与其相关之预定延迟;以及 一第三暂存器具有一耦合至该第二暂存器之该输 出之输入及一第三延迟输出,该第二暂存器具有一 与其相关之预定延迟。11.如申请专利范围第10项 之相关性电路,其中该多工器包含: 一第一多工器群包含: 一第一多工器具有一耦合以接收该本地PN序列用 之第一输入,一耦合至该第一延迟输出之第二输入 ,一第一多工器控制输入,及一第一多工器输出; 一第二多工器具有一耦合至该第一延迟输出之第 一输入,一耦合至该第二延迟输出之第二输入,一 第二多工器控制输入,及一第二多工器输出; 一第三多工器具有一耦合至该第二延迟输出之第 一输入,一耦合至该第三延迟输出之第二输入,一 第三多工器控制输入,及一第三多工器输出;以及 一第二多工器群包含: 一第四多工器具有一耦合至该第一多工器具输出 之输入,一耦合至该第二多工器输出之第二输入, 一第四多工器控制输入,及一第一晶片输出; 一第五多工器具有一耦合至该第二多工器输出之 输入,一耦合至该第三多工器输出之第二输入,一 第五多工器控制输入,及一第二晶片输出。12.如申 请专利范围第11项之相关性电路,其中该控制电路 包含: 耦合以接收该本地PN序列用之对准电路各部份,该 对准之电路各部份系用于侦测该接收PN序列及该 本地PN序列间未对准晶片之大小,以及对应地产生 一计数値; 一耦合以接收该计数値用之晶片计数器,该晶片计 数器提供一控制信号来对应该计数値;以及 耦合以接收该控制信号用之逻辑电路各部分,对应 地产生一耦合至该第一、该第二、及该第三多工 器控制输入之第一多工器信号及一耦合至该第四 及该第五多工器控制输入之第二多工器控制信号 。13.一种于处理CDMA资料之CDMA接收器中使一接收 之CDMA PN序列在可变时钟速率下与一本地PN序列产 生关联之相关性电路,该相关器电路包含: 一用于提供一第一时钟速率及一第二时钟速率之 时钟来源; 一用于在该第二时钟速率下产生一本地信号之本 地PN来源,包含: 一用于在该第一时钟速率下供应一本地信号之本 地产生器;以及 具有一耦合以接收该本地信号用之第一输入及一 耦合以接收该第二时钟速率用之第二输入之再取 样装置,该再取样器装置在该第二时钟速率下提供 该本地信号; 一相关器具有一耦合以接收该接收信号用之第一 输入,一耦合以接收在该第二时钟速率下提供该本 地信号用之第二输入,及一耦合以接收该第二时钟 速率用之第三输入; 其中该相关器在该第二时钟速率下产生该接收信 号及该本地信号产生相关性结果。14.如申请专利 范围第13项之相关性电路,其中该再取样装置包含: 序列延迟装置具有一耦合以接收该本地PN序列用 之输入及用于提供许多本地PN序列延迟版之许多 输出; 多工装置具有许多耦合至该延迟线路之信号输入 系用于接收许多该本地PN序列延迟版,至少一控制 输入用于接收多工器控制信号,及许多信号输出用 于该本地PN序列接收及延迟版输出许多晶片,该输 出晶片与一对准该接收PN序列之本地PN序列晶片相 关;以及 控制电路装置被耦合至该多工装置系用于供应该 多工器控制信号至该多工装置。15.如申请专利范 围第14项之该相关性电路,其中该序列延迟装置包 含: 一第一延迟装置具有一耦合以接收该本地PN序列 用之输入及一第一延迟输出,该第一暂存器具有一 与其相关之预定延迟; 一第二延迟装置具有一被耦合至该第一延迟装置 之该输出之输入及一第二延迟输出;以及 一第三延迟装置具有一被耦合至该第二延迟装置 之该输出之输入及一第三延迟输出。16.如申请专 利范围第15项之该相关性电路,其中该控制装置包 含: 序列对准装置用于侦测该接收PN序列及该本地PN序 列间之未对准晶片大小; 计数装置被耦合至该序列对准装置系用于提供一 控制信号来对应该测到之未对准;以及 逻辑电路各部份装置被耦合至该计数装置及该多 工装置用于对应该控制信号提供一多工器控制信 号至该多工装置以选取该输出之晶片。图式简单 说明: 第一图A显示用于一数位式CDMA接收器之载波锁定 回路之已知电路架构。 第一图B显示用于一CDMA延迟锁定回路之已知电路 架构。 第一图C-第一图F显示第一图B中展示之CDMA延迟锁 定回路之响应。 第二图系显示根据本发明所描述之该可变时钟速 率相关性电路的操作之流程图。 第三图系显示根据本发明之该可变时钟速率相关 性电路之一典型实施例。 第四图显示一用以了解该LPN再取样器操作之时序 图。 第五图系显示根据本发明之该LPN再取样器之一典 型实施例。 |
