| 主权项 |
1.一种半导体记忆装置,其包括: 一半导体基板;复 数 MOS电晶体装置,其串连在上述半导体基板之上,构 成一 记忆体单元组合;一记忆体阵列,其包括将由MOS电 晶体 装置之通道方向延伸而出之装置分隔区当成中间 区而彼此 相邻之上述复数个记忆单元组合;其中上述各MOS电 晶体 装置之源极-汲极区包括:一第一掺杂区,其内之第 一掺 杂剂之导通型系相反于上述半导体基板;一第二掺 杂区, 其内之第二掺杂剂之导通型系相同于上述半导体 基板,且 其掺杂深度比上述第一掺杂区深,而环绕着上述第 一掺杂 区;一第三掺杂区,其内之第三掺杂剂之导通型系 相反于 上述半导体基板,其掺杂深度比上述第一掺杂区深 但比上 述第二掺杂区浅;以及一第四掺杂区,其内之第四 掺杂剂 之导通型系相反于上述半导体基板,其掺杂深度比 上述第 三掺杂区浅;其中,上述第一掺杂区系介于MOS电晶 体装 置之闸极电极与上述第四掺杂区之间,使得上述第 四掺杂 区不存在于上述闸极电极之下;上述第三掺杂区介 于上述 第一、上述第四以及上述第二掺杂区之间,以及上 述第二 掺杂区所环绕之掺杂区之极性系相反于上述半导 体基板, 其由上述第一、上述第三以及上述第四掺杂区所 形成。2.如申请专利范围第1项所述之半导体记忆 装置,其中上 述第二掺杂区在上述装置分隔区之下方形成一层, 以贯穿 上述装置分隔区。3.如申请专利范围第1项所述之 半导体记忆装置,其中上 述第四掺杂剂之剂量系高于上述第一掺杂剂之剂 量,而上 述第一掺杂剂之剂量系高于上述第三掺杂剂之剂 量。4.如申请专利范围第1项所述之半导体记忆装 置,其中上 述半导体基板系为p型导通型,上述第一及上述第 四掺杂 剂系包括砷,上述第二掺杂剂系包括硼,上述第四 掺杂剂 系包括磷。5.如申请专利范围第1项所述之半导体 记忆装置,其中上 述装置分隔区包括一矽热氧化物薄膜。6.如申请 专利范围第1项所述之半导体记忆装置,其中上 述MOS电晶体装置之上述闸极电极包括一由矽化物 与多晶 矽层所组成之多晶矽结构。7.如申请专利范围第1 项所述之半导体记忆装置,其更包 括一由绝缘物所形成之侧壁,其形成于上述MOS电晶 体装 置之上述闸极电极之各侧边上,上述侧壁包括一由 CVD法 所形成之矽氧化物薄膜。8.如申请专利范围第1项 所述之半导体记忆装置,其中上 述记忆体包括一光罩ROM。9.一种制造半导体记忆 体之方法,其中,复数MOS电晶体 装置系串连在一半导体基板之上,而形成记忆体单 元组合 ;一记忆体阵列,其具有以由MOS电晶体装置之通道 方向 延伸而出之装置分隔区为中间区而彼此相邻之上 述复数记 忆单元组合,其包括:(a)形成一装置分隔区,其用以 分 隔上述复数记忆体单元组合;(b)形成一闸极电极, 其系 由MOS电晶体装置所共享,其延伸方向系垂直于上述 装置 分隔区所延伸之方向;(c)以一第一绝缘薄膜覆盖上 述半 导体装置之表面,其包括上述装置分隔区之表面与 上述闸 极电极之表面;(d)形成一第一掺杂区,其系将导通 型相 反于上述半导体基板之第一掺杂剂,以上述装置分 隔区及 上述闸极电极为光罩,经离子植入法所形成;(e)形 成一 第二掺杂区,其系将导通型相同于上述半导体基板 之第二 掺杂剂,至少以上述闸极电极为光罩,经离子植入 法所形 成,其植入深度较上述第一掺杂区深;(f)形成一第 三掺 杂区于上述第一掺杂区与上述第二掺杂区之间,其 系将导 通型相反于上述半导体基板之第三掺杂剂,以上述 装置分 隔区及上述闸极电极为光罩,经离子植入法所形成 ;(g) 形成一第二绝缘薄膜之侧壁于上述闸极电极之各 侧边上; 以及(h)形成一第四掺杂区,其系将导通型相反于半 导体 基板之第四掺杂剂,以装置分隔区、闸极电极及侧 壁为光 罩,经离子植入法所形成,其深度较上述第三掺杂 区浅。10.如申请专利范围第9项所述之方法,其中 上述步骤(e) 包括在植入上述第二掺杂剂,使上述第二掺杂剂穿 透上述 装量分隔区以在上述装置分隔区之下方形成一层 。11.如申请专利范围第9项所述之方法,其中上述 第四掺杂 剂之剂量系高于上述第一掺杂剂之剂量,而上述第 一掺杂 剂之剂量系高于上述第三掺杂剂之剂量。12.如申 请专利范围第9项所述之方法,其中上述半导体基 板系为p型导通型,上述第一及上述第四掺杂剂系 包括砷 ,上述第二掺杂剂系包括硼,上述第四掺杂剂系包 括磷。13.如申请专利范围第9项所述之方法,其中 上述步骤(a) 使用CVD。14.如申请专利范围第9项所述之方法,其 中上述步骤(b) 包括步骤(j),其形成包括矽化物与多晶矽薄膜所组 成之 多晶矽结构。15.如申请专利范围第9项所述之方法 ,其中上述步骤(g) 使用CVD。16.如申请专利范围第9项所述之方法,其 中上述半导体记 忆体包括一光罩ROM。17.如申请专利范围第9项所述 之方法,其中上述MOS电晶 体之上述闸极电极具有由矽化物与多晶矽所组成 之多晶矽 结构,其电阻在氧化气体下因加热而被降低。图式 简单说 明:第一图为一习知之NAND型光罩ROM之平面图;第二 图A 至第二图E为沿着第一图之线A-A之区域制造图;第 三图A 至第三图E为沿着第一图之线B-B之区域制造图;第 四图A 为本发明之实施例之平面图;第四图B与第四图C为 第四图 A之实施例之区域图;第五图A至第五图G为沿着第四 图A之 线A-A之区域制造图;第六图A至第六图G为沿着第四 图A之 线B-B之区域制造图;以及第七图A至第七图G为本发 明之 另一实施例之区域制造图。 |
