| 主权项 |
1.一种适用于高速半导体记忆体元件之感测放大 器,包括: 一第一级感测放大器,耦接一第一位元线对与一第 二位元线对,用以将该第一位元线对上之一输入讯 号放大,并将放大后之该输入讯号输出至该第二位 元线对上;以及 一第二级感测放大器,耦接该第一位元线对与该第 二位元线对,用以接收来自该第二位元线对上之该 输入讯号,并将该输入讯号放大后回授至该第一位 元线对上; 其中,在该第二级感测放大器将该输入讯号回授至 该第一位元线对上后,该第一级感测放大器会再撷 取该第一位元线对上之该输入讯号,再次对该输入 讯号进行放大动作,使该输入讯号在该第一级感测 放大器与该第二级感测放大器间循环作放大动作 。2.如申请专利范围第1项所述之适用于高速半导 体记忆体元件之感测放大器,其中该第一级感测放 大器包括高增益感测放大器。3.如申请专利范围 第1项所述之适用于高速半导体记忆体元件之感测 放大器,其中该第一级感测放大器包括互补差动式 感测放大器。4.如申请专利范围第1项所述之适用 于高速半导体记忆体元件之感测放大器,其中该高 速半导体记忆体元件包括同步动态随机存取记忆 体。5.一种适用于高速半导体记忆体元件之感测 放大器,包括: 一第一级感测放大器,耦接一第一位元线对BL与BLB 与一第二位元线对SBL与SBLB,用以将该第一位元线 对上之一输入讯号放大,并将放大后之该输入讯号 输出至该第二位元线对上,其中该第一位元线对BL 与BLB系为互补关系的,且该第二位元线对SBL与SBLB 系为互补关系的,该第一级感测放大器包括一第一 NMOS电晶体、一第二NMOS电晶体、一第一PMOS电晶体 与一第二PMOS电晶体;其中,该第一NMOS电晶体之汲极 耦接该第二位元线SBLB、该第一PMOS电晶体之汲极 及该第一与该第二PMOS电晶体之闸极,其闸极耦接 该第一位元线BL;该第二NMOS电晶体之汲极耦接该第 二位元线SBL及该第二PMOS电晶体之汲极,其闸极耦 接该第一位元线BLB;该第一与该第二PMOS电晶体之 源极耦接至一电源供应电压;该第一NMOS电晶体之 源极耦接该第二NMOS电晶体之源极,并透过一第三 NMOS电晶体耦接至地;以及 一第二级感测放大器,耦接该第一位元线对与该第 二位元线对,用以接收来自该第二位元线对上之该 输入讯号,并将该输入讯号放大后回授至该第一位 元线对上,该第二级感测放大器包括一第四NMOS电 晶体、一第五NMOS电晶体、一第三PMOS电晶体与一 第四PMOS电晶体;其中,该第四NMOS电晶体之汲极耦接 该第五NMOS电晶体之汲极,并透过一第六NMOS电晶体 耦接至地,其闸极耦接该第二位元线SBLB及该第三 PMOS电晶体之闸极,其源极耦接该第三PMOS电晶体之 源极与该第一位元线BL;该第五NMOS电晶体之闸极耦 接该第二位元线SBL及该第四PMOS电晶体之闸极,其 源极耦接该第四PMOS电晶体之源极与该第一位元线 BLB;该第三PMOS电晶体之汲极耦接该第四PMOS电晶体 之汲极,并透过一第五PMOS电晶体耦接至该电源供 应电压; 其中,在该第二级感测放大器将该输入讯号回授至 该第一位元线对上后,该第一级感测放大器会再撷 取该第一位元线对上之该输入讯号,再次对该输入 讯号进行放大动作,使该输入讯号在该第一级感测 放大器与该第二级感测放大器间循环作放大动作 。6.如申请专利范围第5项所述之适用于高速半导 体记忆体元件之感测放大器,其中该第一级感测放 大器包括高增益感测放大器。7.如申请专利范围 第5项所述之适用于高速半导体记忆体元件之感测 放大器,其中该第一级感测放大器包括互补差动式 感测放大器。8.如申请专利范围第5项所述之适用 于高速半导体记忆体元件之感测放大器,其中该高 速半导体记忆体元件包括同步动态随机存取记忆 体。9.如申请专利范围第5项所述之适用于高速半 导体记忆体元件之感测放大器,其中该第三NMOS电 晶体之闸极接收一感测主动致能信号,该第三NMOS 电晶体之开关状态系由该感测主动致能信号之电 压准位所决定。10.如申请专利范围第5项所述之适 用于高速半导体记忆体元件之感测放大器,其中该 第六NMOS电晶体与该第五PMOS电晶体的开关状态,分 别系由其闸极接收之一第一感测放大致能信号与 一第二感测放大致能信号提供之电压准位所决定 。11.如申请专利范围第10项所述之适用于高速半 导体记忆体元件之感测放大器,其中该第一感测放 大致能信号与该第二感测放大致能信号系为相对 之感测放大致能信号,当该第一感测放大致能信号 为一低准位之接地信号时,该第二感测放大致能信 号为一高准位之电压信号。图式简单说明: 第一图绘示的是习知一种感测放大器的电路图; 第二图绘示的是依照本发明一较佳实施例的一种 适用于高速半导体记忆体元件之感测放大器的电 路;以及 第三图绘示的是一种高增益感测放大器的电路图 。 |
