| 主权项 |
1.一种制造半导体积体电路之方法,其中该上部互连层包括铜,该方法包括:a)将阻挡层沈积到该上部互连层之经选择部分上,该阻挡层为选自钽(Ta)、氮化钽(TaN)、钛(Ti)或氮化钛(TiN)及其组合之群之材料;b)将铝层沈积到该阻挡层上,及c)将导电性线互连结合到该铝层上。2.根据申请专利范围第1项之方法,其中该半导体积体电路之半导体为矽。3.根据申请专利范围第2项之方法,其中该线包括金,且用热压结合方法结合。4.根据申请专利范围第1项之方法,其在步骤a)前包括附加步骤,该附加步骤将覆盖层沈积到该上部互连层,在该覆盖层中形成窗,然后进行步骤a)至c)。5.根据申请专利范围第1项之方法,其在步骤c)前包括附加步骤,该附加步骤将覆盖层沈积到该上部互连层,在该覆盖层中形成窗,以暴露该部分铝层,然后进行步骤c)。6.一种制造半导体积体电路之方法,其包括以下步骤:a)在半导体基材上形成铜互连层;b)将介电层沈积到该铜互连层上;c)在该介电层上形成多重窗口,以留下该铜互连层之经暴露部分;d)将阻挡层沈积到该介电层上以及该铜互连层之经曝露部分上;e)将铝层沈积到该阻挡层上;f)浸蚀分离该阻挡层及该铝层之经选择部分,以将阻挡层衬垫及铝衬垫留在该第二导电性互连层之经暴露部分上;g)将导线热压结合到该铝衬垫上。7.根据申请专利范围第6项之方法,其中该阻挡层包括选自钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)及其组合之群之材料。8.一种制造半导体积体电路之方法,其包括以下步骤:a)在半导体基材上形成第一导电性互连层,其中该第一导电性互连层具有第一互连图形;b)将第一介电层沈积到该第一导电性互连层上;c)在该第一介电层形成至少一个层间窗口,以暴露一部分该第一导电性互连层;d)将第一阻挡层沈积到该第一介电层上,且进入该层间窗口;e)将铜层电镀到该第一阻挡层上,该铜层具有足约厚度,以填充该槽间窗口;f)除去部分该第一阻挡层及该铜层,留下阻挡层及填充该层间窗口之铜塞;g)将阻挡层沈积到该第一介电层及该铜塞上;h)将铝层沈积到该阻挡层上;i)蚀离该阻挡层及该铝层之经选择部分,以在该铜塞上留下阻挡层衬垫及铝层衬垫,以及j)将导线热压结合到该铝衬垫上。9.根据申请专利范围第8项之方法,其中该阻挡层包括选自钽、氮化钽、钛、氮化钛及其组合之群之材料。10.一种制造半导体积体电路之方法,其包括以下步骤:a)在半导体基材上形成铜互连层;b)在该铜互连层之经选择部分上形成阻挡层;c)在该阻挡层上形成铝层;d)将绝缘覆盖层沈积到该半导体基材上;e)除去该绝缘覆盖层之经选择部分,以暴露部分该铝层,及f)将导线热压结合到该铝衬垫上。11.根据申请专利范围第10项之方法,其中该阻挡层包括选自钽、氮化钽、钛、氮化钛及其组合之群之材料。图式简单说明:第一图-第二十四图为进行本发明制程所用步骤之图解说明。 |
