| 主权项 |
1.一种反相器逻辑介面电路,包括:一反相器,具有拉升电晶体与拉下电晶体,该拉升电晶体将输出端拉升上来,以反应低准位的输入信号,该拉下电晶体连接到输出端与接地电位之间,用来将输出端拉下,以反应高准位的输入信号;一反向电流防止装置,连接第一电源电压与拉升电晶体,防止反向电流从拉升电晶体流向第一电源电压;一预充电装置,并联连接到反向电流防止装置,回应于输出端所产生的低准位输出信号,将反向电流防止装置的共用端进行预充电处理,并将拉升电晶体预充电到第一电源电压;以及一反向电流防止与电压上推装置,连接第二电源电压与输出端,如果第一电源电压高于第二电源电压,则回应于第一电源电压而关闭掉,以防止从输出端反向流到第二电源电压的电流,而且如果第一电源电压低于第二电源电压,则回应于输入信号而打开,将输出端设定成第二电源电压。2.如申请专利范围中第1项之电路,其中该拉升电晶体包括一第一PMOS电晶体,有一输入信号送到访第一PMOS电晶体的闸极上,且该第一PMOS电晶体的汲极连接到输出端。3.如申请专利范围中第1项之电路,其中该拉下电晶体包括一第一NMOS电晶晶体,有一输入信号送到该第一PMOS电晶体的闸极,该第一PMOS电晶体的汲极连接到输出端,该第一PMOS电晶体的源极连接到接地电位。4.如申请专利范围中第2项之电路,其中该反向电流防止装置包括一第二NMOS电晶体,该第二NMOS电晶体的闸极与汲极连接到第一电源电压,而该第二NMOS电晶体的源极连接到第一PMOS电晶体的源极。5.如申请专利范围中第4项之电路,其中该预充电装置包括一第二PMOS电晶体,该第二PMOS电晶体的源极连接到第二NMOS电晶体的汲极,而该第二PMOS电晶体的闸极连接到第一PMOS电晶体的源极。6.如申请专利范围中第5项之电路,其中该反向电流防止与电压上推装置包括一第三PMOS电晶体,该第三PMOS电晶体的源极连接到第二电源电压,该第三PMOS电晶体的汲极连接到输出端,而如果第一电源电压高于第二电源电压,则该第三PMOS电晶体的闸极连接到第一电源电压,如果第二电源电压高于第一电源电压,则输入信号会传送到该第三PMOS电晶体的闸极。7.如申请专利范围中第6项之电路,其中第一电源电压与第二电源电压中较高的电源电压准位,被加到第一,第二与第三PMOS电晶体上。8.一种反及闸逻辑介面电路,包括:一反及闸,具有拉升装置与拉下装置,如果复数个输入信号的一个或多个输入信号是在低准位时,则该拉升装置会将输出端拉升上来,而如果所有的输入信号都是高准位,则该拉下装置会将输出端拉下;一反向电流防止装置,连接第一电源电压与拉升装置,防止反向电流从拉升装置流向第一电源电压;一预充电装置,并联连接到反向电流防止装置,回应于输出端所产生的低准位输出信号,将反向电流防止装置的共用端进行预充电处理,并将拉升装置预充电到第一电源电压;以及一反向电流防止与电压上推装置,连接第二电源电压与输出端,如果第一电源电压高于第二电源电压,则回应于第一电源电压而关闭掉,以防止从输出端反向流到第二电源电压的电流,而且如果第一电源电压低于第二电源电压,则回应于输入信号而打开,将输出端设定成第二电源电压。9.如申请专利范围中第8项之电路,其中该拉升装置包括复数个第一PMOS电晶体,有复数个输入信号送到该第一PMOS电晶体的闸极上,且该第一PMOS电晶体的汲极连接到输出端。10.如申请专利范围中第8项之电路,其中该拉下装置包括复数个第一NMOS电晶体,有复数个输入信号送到该第一PMOS电晶体的闸极,并且并联连接到输出端与接地电位之间。11.如申请专利范围中第9项之电路,其中该反向电流防止装置包括一第二NMOS电晶体,该第二NMOS电晶体的闸极与汲极连接到第一电源电压,而该第二NMOS电晶体的源极连接到复数个第一PMOS电晶体的共用源极。12.如申请专利范围中第11项之电路,其中该预充电装置包括一第二PMOS电晶体,该第二PMOS电晶体的源极连接到第二NMOS电晶体的汲极,而该第二PMOS电晶体的闸极连接到输出端,而该第二PMOS电晶体的汲极连接到复数个第一PMOS电晶体的共用源极。13.如申请专利范围中第12项之电路,其中该反向电流防止与电压上推装置包括复数个第三PMOS电晶体,该第三PMOS电晶体的源极共同连接到第二电源电压,该第三PMOS电晶体的汲极共同连接到输出端,而如果第一电源电压高于第二电源电压,则该第三PMOS电晶体的闸极连接到第一电源电压,如果第二电源电压高于第一电源电压,则复数个输入信号会传送到该第三PMOS电晶体的闸极。14.如申请专利范围中第13项之电路,其中第一电源电压与第二电源电压中较高的电源电压准位,被加到复数个第二PMOS电晶体,第二PMOS电晶体以及复数个第三PMOS电晶体上。15.一种反或闸逻辑介面电路,包括:一反或闸,具有拉升装置与拉下装置,如果复数个输入信号的一个或多个输入信号是在低准位时,则该拉下装置会将输出端拉下,而如果所有的输入信号都是低准位,则该拉升装置会将输出端拉升上来;一反向电流防止装置,连接第一电源电压与拉升装置,防止反向电流从拉升装置流向第一电源电压;一预充电装置,并联连接到反向电流防止装置,回应于输出端所产生的低准位输出信号,将反向电流防止装置的共用端进行预充电处理,并将拉升装置预充电到第一电源电压;以及一反向电流防止与电压上推装置,连接第二电源电压与输出端,如果第一电源电压高于第二电源电压,则回应于第一电源电压而关闭掉,以防止从输出端反向流到第二电源电压的电流,而且如果第一电源电压低于第二电源电压,则回应于复数个低准位输入信号而打开,将输出端设定成第二电源电压。16.如申请专利范围中第15项之电路,其中该拉升装置包括复数个第一PMOS电晶体,有复数个输入信号送到该第一PMOS电晶体的闸极上,且串联连接以拉升输出端。17.如申请专利范围中第15项之电路,其中该拉下装置包括复数个第一NMOS电晶体,有复数个输入信号送到该第一NMOS电晶体的闸极,该第一NMOS电晶体的汲极共同连接到输出端,而该第一NMOS电晶体的源极共同连接到接地电位。18.如申请专利范围中第17项之电路,其中该反向电流防止装置包括一第二NMOS电晶体,该第二NMOS电晶体的闸极与汲极连接到第一电源电压与拉升装置。19.如申请专利范围中第18项之电路,其中该预充电装置包括一第二PMOS电晶体,该第二PMOS电晶体的源极连接到第二NMOS电晶体的汲极,而该第二PMOS电晶体的闸极连接到输出端,而该第二PMOS电晶体的汲极连接到复数个第二NMOS电晶体的源极。20.如申请专利范围中第21项之电路,其中该反向电流防止与电压上推装置包括复数个第三PMOS电晶体,该第三PMOS电晶体是以串联连接到第二电源电压与输出端之间,如果第一电源电压高于第二电源电压,则该第三PMOS电晶体的闸极连接到第一电源电压,如果第二电源电压高于第一电源电压,则复数个输入信号会传送到该第三PMOS电晶体的闸极。21.如申请专利范围中第20项之电路,其中第一电源电压与第二电源电压中较高的电源电压准位,被加到复数个第一PMOS电晶体,第二PMOS电晶体以及复数个第三PMOS电晶体上。22.一种闸逻辑介面电路,包括:一逻辑闸装置,具有拉升装置与拉下装置,分别依据一个或多个的输入信号,而将输出端信号拉升及拉下;一反向电流防止装置,连接第一电源电压与拉升装置,防止反向电流从拉升装置流向第一电源电压;一预充电装置,并联连接到反向电流防止装置,回应于输出端所产生的低准位输出信号,将反向电流防止装置的共用端进行预充电处理,并将拉升装置预充电到第一电源电压;以及一反向电流防止与电压上推装置,连接第二电源电压与输出端,如果第一电源电压高于第二电源电压,则回应于第一电源电压而关闭掉,以防止从输出端反向流到第二电源电压的电流,而且如果第一电源电压低于第二电源电压,则回应于一个或多个输入信号而打开,将输出端设定成第二电源电压。23.如申请专利范围中第22项之电路,其中该反向电流防止装置包括一第一NMOS电晶体,该第一NMOS电晶体的闸极与汲极连接到第一电源电压与拉升装置。24.如申请专利范围中第23项之电路,其中该预充电装置包括一第一PMOS电晶体,该第一PMOS电晶体的源极连接到第一NMOS电晶体的汲极,而该第一PMOS电晶体的闸极连接到输出端,而该第一PMOS电晶体的汲极连接到复数个第一NMOS电晶体的源极。25.如申请专利范围中第24项之电路,其中该反向电流防止与电压上推装置包括一个或多个第二PMOS电晶体,连接到第二电源电压与输出端之间,如果第一电源电压高于第二电源电压,则该第二PMOS电晶体的闸极连接到第一电源电压,如果第二电源电压高于第一电源电压,则一个或多个输入信号会传送到该第二PMOS电晶体的闸极。26.如申请专利范围中第25项之电路,其中第一电源电压与第二电源电压中较高的电源电压准位,被加到第一PMOS电晶体以及第二PMOS电晶体上。27.一种具有复数个功能方块以及复数个记忆单元阵列方块之半导体记忆装置,该半导体记忆装置包括安置在这些功能方块之间的逻辑介面电路,如果有不同准位的电源电压加到这些功能方块上,则这些功能方块分别是在不同电源电压的第一电源电压与第二电源电压下操作。28.如申请专利范围中第27项之装置,其中该逻辑介面电路包括:一逻辑闸装置,具有拉升装置与拉下装置,分别回应于一个或多个的输入信号,而将输出端信号拉升及拉下;一反向电流防止装置,连接第一电源电压与拉升装置,防止反向电流从拉升装置流向第一电源电压;一预充电装置,并联连接到反向电流防止装置,回应于输出端所产生的低准位输出信号,将反向电流防止装置的共用端进行预充电处理,并将拉升装置预充电到第一电源电压;以及一反向电流防止与电压上推装置,连接第二电源电压与输出端,如果第一电源电压高于第二电源电压,则回应于第一电源电压而关闭掉,以防止从输出端反向流到第二电源电压的电流,而且如果第一电源电压低于第二电源电压,则回应于一个或多个输入信号而打开,将输出端设定成第二电源电压。29.如申请专利范围中第28项之装置,其中该反向电流防止装置包括一第一NMOS电晶体,该第一NMOS电晶体的闸极与汲极连接到第一电源电压与拉升装置。30.如申请专利范围中第29项之装置,其中该预充电装置包括一第一PMOS电晶体,该第一PMOS电晶体的源极连接到第一NMOS电晶体的汲极,而该第一PMOS电晶体的闸极连接到输出端,而该第一PMOS电晶体的汲极连接到复数个第一NMOS电晶体的源极。31.如申请专利范围中第30项之装置,其中该反向电流防止与电压上推装置包括一个或多个第二PMOS电晶体,连接到第二电源电压与输出端之间,如果第一电源电压高于第二电源电压,则该第二PMOS电晶体的闸极连接到第一电源电压,如果第二电源电压高于第一电源电压,则一个或多个输入信号会传送到该第二PMOS电晶体的闸极。32.如申请专利范围中第31项之装置,其中第一电源电压与第二电源电压中较高的电源电压准位,被加到第一PMOS电晶体以及第二PMOS电晶体上。图式简单说明:图1是依据本发明反相器逻辑介面电路实施例的电路图;图2是依据本发明反及闸逻辑介面电路实施例的电路图;图3是依据本发明反或闸逻辑介面电路实施例的电路图;图4是说明使用本发明逻辑介面电路之半导体记忆装置结构的方块图;图5显示出应用到图4半导体记忆装置的传统资料输出缓冲器实例之结构;以及图6显示图4记忆装置的资料输出缓冲器结构,其中在逻辑闸装置74的反及闸NA1与输出驱动器76之间使用本发明逻辑介面电路。 |
