| 主权项 |
1.一种用于一多埠记忆体装置之读取操作的滙流 排连接电路,包括: 一读取资料感测/闩锁装置,用以感测/闩锁一施加 至一区域资料滙流排之读取资料,以回应一读取资 料选通信号;以及 一读取资料驱动装置,用以将闩锁在该读取资料感 测/闩锁装置中之资料驱动至一总体资料滙流排, 以回应一读取资料驱动脉冲,及用以依据该闩锁资 料之逻辑位准连接或断开一流经该总体资料滙流 排之电流的路径。 2.如申请专利范围第1项所述之滙流排连接电路,其 中该读取资料感测/闩锁装置包括: 一差动-输入正反器,用以感测/闩锁供应至该区域 资料滙流排上之读取资料,以回应该读取资料选通 信号; 一传送反向器,配置用以接收该差动-输入正反向 器之差动输出信号;以及 一反向闩锁器,用以闩锁该传送反向器之输出。 3.如申请专利范围第1项所述之滙流排连接电路,其 中该读取资料驱动装置包括: 一第一NMOS电晶体,连接至一接地电压端及具有一 接收该读取资料驱动脉冲之闸极;以及 一第二NMOS电晶体,连接于该第一NMOS电晶体与该总 体资料滙流排之间及具有一接收该读取资料感测/ 闩锁装置之输出的闸极。 4.如申请专利范围第2项所述之滙流排连接电路,其 中该差动-输入正反器包括: 一第一MOS电晶体,连接至一接地电压端及具有一接 收该读取资料选通信号之闸极; 第二及第三MOS电晶体,连接至该第一MOS电晶体之一 端及具有接收供应至个别传送滙流排之信号的闸 极;以及 第四至第七MOS电晶体,交互耦接至非反向/反向输 出端,藉此建构一反向闩锁器。 5.如申请专利范围第4项所述之滙流排连接电路,其 中该差动-输入正反器更包括第八至第九MOS电晶体 ,用以在该读取资料选通信号之非启动区段期间预 充电该非反向/反向输出端。 6.如申请专利范围第4项所述之滙流排连接电路,其 中该差动-输入正反器更包括一第一反向器,用以 将经由该非反向/反向输出端输出之信号反向。 7.如申请专利范围第6项所述之滙流排连接电路,其 中该传送反向器包括: 一PMOS电晶体,连接于该传送反向器之一内部电压 端与一输出端之间,及具有一接收经由该反向输出 端输出之信号的闸极;以及 一NMOS电晶体,连接于该传送反向器之接地电压端 与输出端及具有一接收该第一反向器之输出的闸 极。 8.如申请专利范围第7项所述之滙流排连接电路,其 中该反向闩锁器包括两个连接至该传送反向器之 输出端的反向器。 9.如申请专利范围第1项所述之滙流排连接电路,其 中该读取资料感测/闩锁装置系有效地耦接至该多 埠记忆体装置所包含之排组。 10.一种多埠记忆体装置,包括: 一排组,包含多数单元及感测放大器,用以经由一 区域资料滙流排来输出一读取资料; 一读取资料感测/闩锁装置,用以感测/闩锁一施加 至一区域资料滙流排之读取资料,以回应一读取资 料选通信号;以及 一读取资料驱动装置,用以将闩锁在该读取资料感 测/闩锁装置中之资料驱动至一总体资料滙流排, 以回应一读取资料驱动脉冲,及用以依据该闩锁资 料之逻辑位准连接或断开一流经该总体资料滙流 排之电流的路径。 11.如申请专利范围第10项所述之多埠记忆体装置, 其中该读取资料感测/闩锁装置包括: 一差动-输入正反器,用以感测/闩锁供应至该区域 资料滙流排上之读取资料,以回应该读取资料选通 信号; 一传送反向器,配置用以接收该差动-输入正反向 器之差动输出信号;以及 一反向闩锁器,用以闩锁该传送反向器之输出。 12.如申请专利范围第11项所述之多埠记忆体装置, 其中该读取资料驱动装置包括: 一第一NMOS电晶体,连接至一接地电压端及具有一 接收该读取资料驱动脉冲之闸极;以及 一第二NMOS电晶体,连接于该第一NMOS电晶体与该总 体资料滙流排之间及具有一接收该读取资料感测/ 闩锁装置之输出的闸极。 13.如申请专利范围第11项所述之多埠记忆体装置, 其中该差动-输入正反器包括: 一第一MOS电晶体,连接至一接地电压端及具有一接 收该读取资料选通信号之闸极; 第二及第三MOS电晶体,连接至该第一MOS电晶体之一 端及具有接收供应至个别传送滙流排之信号的闸 极;以及 第四至第七MOS电晶体,交互耦接至非反向/反向输 出端,藉此建构一反向闩锁器。 14.如申请专利范围第13项所述之多埠记忆体装置, 其中该差动-输入正反器更包括第八至第九MOS电晶 体,用以在该读取资料选通信号之非启动区段期间 预充电该非反向/反向输出端。 15.如申请专利范围第13项所述之多埠记忆体装置, 其中该差动-输入正反器更包括一第一反向器,用 以将经由该非反向/反向输出端输出之信号反向。 16.如申请专利范围第15项所述之多埠记忆体装置, 其中该传送反向器包括: 一PMOS电晶体,连接于该传送反向器之一内部电压 端与一输出端之间,及具有一接收经由该反向输出 端输出之信号的闸极;以及 一NMOS电晶体,连接于该传送反向器之接地电压端 与输出端及具有一接收该第一反向器之输出的闸 极。 17.如申请专利范围第16项所述之多埠记忆体装置, 其中该反向闩锁器包括两个连接至该传送反向器 之输出端的反向器。 图式简单说明: 第1图描述韩国专利申请案第2003-92375号所揭露之 一256M多埠DRAM的架构: 第2图系描述在第1图之256M多埠DRAM中一区段及一传 送滙流排TB的方块图; 第3A图描述第2图所述之256M多埠DRAM的一正规读取 路径; 第3B图描述第2图所述之256M多埠DRAM的一正规写入 路径; 第4A图描述第2图所述之256M多埠DRAM的一交互读取 路径; 第4B图描述第2图所述之256M多埠DRAM的一交互写入 路径; 第5图描述韩国专利申请案第2003-94697号所揭露之 一发送器及一接收器的电路结构; 第6图描述第5图所示之电路的模拟结果; 第7图描述依据本发明一实施例之用于一多埠DRAM 的读取操作之滙流排连接电路;以及 第8图系第7图所示之电路的时序图。 |
