| 主权项 |
1.一种记忆体,包括: 以列及行组织之复数个记忆体单元,该等复数个记 忆体单元各位于该等列及行之交点; 复数条写入线,该等复数条写入线均各具一第一端 及一第二端,其中自该第一端流至该第二端之一电 流系用以于该等复数个记忆体单元之一预定记忆 体单元中置入一资料値,该第二端系耦合至一参考 电压终端以准许该电流流至该参考电压终端; 复数个写入解码开关,该等复数个写入解码开关各 具连结至该等复数条写入线中相对应之一条之该 第二端之第一端子,及一第二端子,该等复数个写 入解码开关之各该第二端子均共同连结于一第一 共用节点; 一写入电路,其具连结至该第一共用节点之输出, 以控制写入该等复数个记忆体单元;及 一预充电电路,其直接连结至该第一共用节点,俾 将该第一共用节点预充电至一第一预定电压。 2.一种记忆体,包括: 以列及行组织之复数个记忆体单元,该等复数个记 忆体单元各位于该等列及行之交点; 复数条写入线,该等复数条写入线均各具一第一端 及一第二端,其中自该第一端流至该第二端之一电 流系用以于该等复数个记忆体单元之一预定记忆 体单元中置入一资料値; 复数个写入解码开关,该等复数个写入解码开关各 具连结至该等复数条写入线中相对应之一条之该 第二端之第一端子,及一第二端子,该等复数个写 入解码开关之各该第二端子均共同连结于一第一 共用节点; 一写入电路,其具连结至该第一共用节点之输出, 以控制写入该等复数个记忆体单元;及 一预充电电路,其连结至该第一共用节点,俾将该 第一共用节点预充电至一第一预定电压,其中各该 等复数条写入线之该第一端共同耦合于一第二共 用节点,该第二共用节点系供接收一第二预定电压 之用,其中该第二预定电压与该第一预定电压之电 压差趋近金氧半导体电晶体之临限电压。 3.如申请专利范围第2项之记忆体,其中在该记忆体 之一写入周期后,该预充电电路将各该等复数个写 入解码开关之该第二端子再充电。 4.如申请专利范围第2项之记忆体,其中该记忆体之 特征在于系一磁阻随机存取记忆体。 5.如申请专利范围第4项之记忆体,其中藉由触发该 预定记忆体单元于两逻辑状态间,而将该资料値置 于该预定记忆体单元中。 6.如申请专利范围第5项之记忆体,进一步包括耦合 至该写入电路之写入控制电路,以于一写入周期前 启始一读取操作,若目前储存之资料値等于欲写入 该预定记忆体单元之新资料値,则该写入控制电路 终结至少部分写入周期。 7.如申请专利范围第2项之记忆体,其中该等复数条 写入线之特征在于系为该等复数条写入位元线,该 等复数条写入位元线之一写入位元线对应于该等 复数个记忆体单元之一行。 8.如申请专利范围第2项之记忆体,其中该等复数条 写入线之特征在于系为该等复数条写入字线,该等 复数条写入字线之一写入字线对应于该等复数个 记忆体单元之一列。 9.如申请专利范围第2项之记忆体,其中该等复数条 写入线之第一端均连结至一共用节点,以接收一电 源电压。 10.一种于复数个磁阻随机存取记忆体单元之预定 记忆体单元中写入一资料値之方法,该等复数个磁 阻随机存取记忆体单元配置在一种具有以列及行 组织之记忆体中,复数条写入线共同耦合于一共用 节点,一写入电路耦合至该共用节点,俾使一写入 电流流经该等复数条写入线之选择写入线,该方法 包括步骤: 预充电该共用节点至一预定电压; 启始该预定记忆体单元之读取操作,以决定该预定 记忆体单元目前储存之资料値; 比较该预定记忆体单元目前储存之资料値与待写 入该预定记忆体单元之新资料値,并决定该新资料 値是否异于目前储存之资料値;及 使得该写入电流流动于该等复数条写入线之该选 择写入线中,以启始该预定记忆体单元之写入操作 ,将目前储存之资料値触发为该新资料値。 图式简单说明: 图1系磁阻随机存取记忆体装置之简单剖面图; 图2系具字元及位元线之磁阻随机存取记忆体装置 之简单平面图; 图3系阐释在磁阻随机存取记忆体装置中产生直接 或触发写入模式之磁场振幅组合之模拟图; 图4系阐释当字元电流及位元电流均导通时,两者 之计时图之图; 图5系阐释当写入'1'至'0'时,对触发写入模式之磁 阻随机存取记忆体装置之磁矩向量之转动之图; 图6系阐释当写入'0'至'1'时,对触发写入模式之磁 阻随机存取记忆体装置之磁矩向量之转动之图; 图7系阐释当写入'1'至'0'时,对直接写入模式之磁 阻随机存取记忆体装置之磁矩向量之转动之图; 图8系阐释当写入'0'至已为'0'之状态时,对直接写 入模式之磁阻随机存取记忆体装置之磁矩向量之 转动之图; 图9系阐释当仅有位元电流导通时,字元电流及位 元电流之计时图之图; 图10系阐释当仅有位元电流导通时,磁阻随机存取 记忆体装置之磁矩向量之转动之图; 图11系一触发记忆体之方块图; 图12系图11之记忆体之一部份之更细部图; 图13系用以了解图11之记忆体之操作之计时图; 图14系图11之记忆体之一部份之电路图,其中显示 本发明架构之具体实施例; 图15系于图14之架构之施行中使用之记忆体单元之 第一剖面图; 图16系图15之记忆体单元之第二剖面图,并显示于 图14之架构之施行中使用之另一记忆体单元; 图17系显示图14之电路图之变化之电路图; 图18系一发明之MRAM架构之另一具体实施例之部分 概略图; 图19系触发一MRAM单元所需之电流脉冲之图像; 图20系供触发程式化一MRAM单元用之延迟电路之概 略图;及 图21系与图18之MRAM架构有关之信号之计时图,以于 写入操作期间将速度及功率保存最佳化。 |
