| 主权项 |
1.一种在积体电路晶粒中之探测结构,包括:一配置在该积体电路晶粒诱电性绝缘层中之信号线;一被动扩散,其系耦合至信号线,该被动扩散系配置在该积体电路晶粒的半导体基座,该被动扩散在积体电路晶粒之半导体基座系侧式地被隔开,其距离距积体电路晶粒半导体基座中最近的主动扩散至少约1.0微米。2.如申请专利范围第1项之结构,其中该被动扩散在积体电路晶粒的半导体基座以侧式隔开,距半导体基座之另一探测最近的其它被动扩散至少约1.0微米。3.如申请专利范围第1项之结构,其中该被动扩散具有至少大约1.0平方微米的横截面积。4.如申请专利范围第1项之结构,其中该被动扩散具有至少大约1.0微米的宽度。5.如申请专利范围第1项之结构,其中该被动扩散包括P屏壁中的一个N+扩散,该屏壁系配置在积体电路晶粒的半导体基座中。6.如申请专利范围第1项之结构,其中该被动扩散包括N屏壁中的一个P+扩散,该屏壁系配置在积体电路晶粒的半导体基座中。7.如申请专利范围第1项之结构,其中该积体电路晶粒被包括于一倒装片式安装之积体电路中,故经由该积体电路晶粒一背面可进入该探测结构。8.如申请专利范围第1项之结构,其中该被动扩散系经由该信号线直接耦合至一电晶体输出,该电晶体配置在积体电路晶粒中,以探测该电晶体的一输出信号。9..如申请专利范围第8项之结构,其中该被动扩散系经由该信号线而直接耦合至该电晶体的一个吸极。10.如申请专利范围第8项之结构,其中该被动扩散系经由该信号线而直接耦合至该电晶体的一电源。11.如申请专利范围第1项之结构,其中该被动扩散系经由该信号线直接耦合至该电晶体的一输入,该电晶体系配置在积体电路晶粒中。12.如申请专利范围第11项之结构,其中该被动扩散系经由该信号线直接耦合至该电晶体的闸极。13.如申请专利范围第11项之结构,其中该采测装置系被包括在积体电路设计时所使用的细胞中。14.一种用以探测积体电路晶粒之方法,包括下列步骤:在该积体电路晶粒的半导体基座中配置一被动扩散;将该被动扩散耦合至积体电路晶粒中的信号线;及经由该积体电路晶粒背面探测该被动扩散。15.如申请专利范围第14项之方法,包括一另增步骤,即从该积体电路晶粒背面的整个球形式将该体电路晶粒变薄,该薄化步骤是在该探测步骤之前执行。16.如申请专利范围第14项之方法,包括一另增步骤,即自该积体电路晶粒背面局部将靠近该被动扩散处的积体电路晶粒变薄,该变薄步骤是在该探测步骤之前执行。17.如申请专利范围第14项之方法,包括自该积体电路晶粒背面暴露被动扩散,该暴露步骤是在该探测步骤之前执行。18.如申请专利范围第14项之方法,其中该配置步骤包括如下步骤,即位在积体电路晶粒的半导体基座中侧式隔开被动扩散,其距离距积体电路晶粒半导体基座中最近之主动扩散至少约1.0微米,以减少在探测步骤中所量之一信号的串音。19.如申请专利范围第14项之方法,其中在该配置步骤中,该被动扩散具有至少大约1微米的横截面面积,因之可减弱探测步骤中所得的信号。20.如申请专利范围第14项之方法,其中该探测步骤系使用一粒子束探测工具执行。21.如申请专利范围第14项之方法,其中该探测步骤系使用一电子束探测工具执行。22.如申请专利范围第14项之方法,其中该探测步骤系使用一离子束探测工具执行。23.如申请专利范围第14项之方法,其中该探测步骤系使用一光子束探测工具执行。24.如申请专利范围第14项之方法,其中该探测步骤系经由矽半导体基座的背面使用红外线束探测工具执行。25.如申请专利范围第14项之方法,其中该探测步骤系使用一机械式探测工具执行。26.如申请专利范围第16项之方法,其中该局部性薄化处理步骤系使用一聚焦离子束研磨工具执行。27.如申请专利范围第17项之方法,其中该暴露步骤系使用一聚焦离子束研磨工具执行。图式简单说明:第一图A是系显示先前技艺的电线接合技术。第一图B系显示先前技艺的倒装片或C4包装技术。第二图是具有多个输入及一输出的积体电路图式,其系电路设计者在除错过程中所意欲要进行探测。第三图是具有多个输入及一输出的积体电路图式,它们可根据本发明的说明来探测。第四图A系根据本发明的说明而描述一采测装置的截面部份,其系有关于一积体电路晶粒的其它扩散区域。第四图B系根据本发明的说明而描述一采测装置的截面部份,其系从积体电路晶粒背面而整体性地变薄及/或区域性地形成沟渠,而该积体电路晶粒具有一采测装置。第四图C系根据本发明的说明而描述一积体电路晶粒的截面部份,其拥有暴露出的采测装置。第五图系其根据本发明的说明而具有采测装置的积体电路晶粒上视图,其系有关在积体电路晶粒中的其它积体电路装置。第六图系根据本发明之说明所揭露的采测装置而描述执行探测一积体电路步骤的流程图。 |
