| 主权项 |
1.一种逻辑电路,即以电压之高低表现逻辑値之逻 辑电路,其特征为具备: 具有以电压之高低传递第1逻辑水平与第2逻辑水 平中之任一以输出第1逻辑演算结果之n支(n系2以 上整数之所定数)之输出配线,前述n支输出配线之 逻辑水平全为前述第1逻辑水平时将逻辑演算结果 为未定,而前述n支输出配线中之任一成为与前述 第1逻辑水平不同之前述第2逻辑水平时,随前述输 出配线中之任一配线成为前述第2逻辑水平,确定 其所对应之输出値之前述第1逻辑演算结果之第1 逻辑演算装置,及 输入前述n支输出配线之信号,输出第2逻辑演算结 果之第2逻辑演算装置,前述第1逻辑演算装置之逻 辑演算结果为未定时保持前述第2逻辑演算结果, 前述第1逻辑演算结果确定为导値时,输出其所对 应之前述第2逻辑演算结果,之第2逻辑演算装置。2 .如申请专利范围第1项所述之逻辑电路,其中前述 第1逻辑演算装置系具备: 对应前述n支输出配线之n个结(node) C,及 连接前述n个结C与电源电压之n个p频道MOS电晶体, 及 将前述p频道MOS电晶体之门电位水平为0时,由于使 前述结C之电位水平为1予以充电,反映结C之电位所 构成之前述输出配线之所有逻辑水平成为前述第1 逻辑水平,使前述第1逻辑演算装置之逻辑演算结 果之未定为,逻辑复位装置,及 连接于前述n个结C,由于随输入前述第1逻辑演算装 置之信号仅放电前述结中任何1个结,使该结之电 位为0之具有n频道MOS电晶体之网路之逻辑评价装 置,及 由于将对应电位为0之前述结C之前述输出配线之 逻辑水平移至前述第2逻辑水平,表示确实前述第1 逻辑演算结果之装置。3.如申请专利范围第1项或 第2项所述之逻辑电路,其中前述第2逻辑演算装置 系具有n个n频道MOS电晶体,前述第1逻辑演算装置之 前述n支输出配线系以分别表示演算完了时之逻辑 値为1之极性连接于前述n个n频道MOS电晶体之门电 极。 前述n频道MOS电晶体之所有漏电极系结合于1点,选 择附加于随前述第1逻辑演算装置之逻辑演算结果 选择之前述n频道MOS电晶体之漏电极之前述第2逻 辑演算装置之输入信号之逻辑値,输出于前述结合 。4.如申请专利范围第1或2项所述之逻辑电路,其 中前述第2逻辑演算装置系具有n个p频道MOS电晶体, 前述第1逻辑演算装置之前述n支输出配线系以分 别表示演算完了时之逻辑値为0之极性连接于前述 n个p频道 MOS电晶体之门电极、 前述p频道MOS电晶体之所有漏电极系结合于1点,选 择附加于随前述第1逻辑演算装置之逻辑演算结果 选择之前述p频道MOS电晶体之源电极之前述第2逻 辑演算装置之输入信号之逻辑値,输出于前述结合 之1点。5.如申请专利范围第1或2项所述之逻辑电 路,即具备 n个p频道MOS电晶体之漏电极及源电极,及分别连接n 个n频道MOS电晶体之漏电极及源电极之n个成对电 晶体, 将分别自前述第1逻辑演算装置之前述n支输出配 线所得前述逻辑演算结果,表示其演算完成时之逻 辑値成为0之极性,输入前述成对电晶体之前述p频 道MOS电晶体之门电极, 将分别自前述第1逻辑演算装置之前述n支输出配 线所得前述逻辑演算结果,表示其演算完成时之逻 辑値成为1之极性,输入前述成对电晶体之前述n频 道MOS电晶体之门电极。 前述成对电晶体之所有漏电极系结合为一点,选择 附加于随前述第1逻辑演算装置之逻辑演算结果选 择之前述成对电晶体之源电极之前述第2逻辑演算 装置之输入信号之逻辑値,输出于前述结合之1点 。6.如申请专利范围第1或2项所述之逻辑电路,其 中前述第2逻辑演算装置具备: 2个逻辑记忆结点,及 2只n频道MOS电晶体,分别连接具漏电极与前述2个逻 辑记忆结点,且分别连接其门电极与前述第1逻辑 演算装置之前述输出配线之2只n频道MOS电晶体,及 分别连接于前述2个逻辑记忆结点,结点电位若无 变化则维持结点之电位,而任何结点电位有变化时 ,重新将未变化之结点电位设定为与变化之结点电 位相补关系之电位之电位维持装置,及 对前述2只n频道MOS电晶体之源电极给予由前述第1 逻辑演算装置输入之信号以外之输入信号决定之 电位之第3逻辑演算装置。7.如申请专利范围第6项 所述之逻辑电路,其中前述电位维持装置系具有: 2只p频道MOS电晶体,其等源电极系连续于电源电压, 其等门电极极互相连接于另一方之漏电极,而其等 漏电极系形成前述逻辑记忆结点之2只p频道MOS电 晶体。8.如申请专利范围第6项所述之逻辑电路,其 中前述电位维持装置,具备: 2个换流器电路,各换流器之输入接头互相连接于 另一方之输出接头,各换流器之输入接头形成前述 逻辑记忆结点之2个换流器电路。9.如申请专利范 围第1项所述之逻辑电路,其中前述第1逻辑演算装 置具备:将任意形式之输入逻辑信号,同步于指示 演算开始之信号装置之指示,变换为以前述第2逻 辑演算装置要求之逻辑信号形式之非同步信号生 成装置。10.如申请专利范围第3项所述之逻辑电路 ,其中前述第1逻辑演算装置具备:将任意形成之输 入逻辑信号,同步于指示演算开始之信号装置之指 示,变换为以前述第2逻辑演算装置要求之逻辑信 号形式之非同步信号生成装置。11.如申请专利范 围第4项所述之逻辑电路,其中前述第1逻辑演算装 置具备:将任意形成之输入逻辑信号,同步于指示 演算开始之信号装置之指示,变换为以前述第2逻 辑演算装置要求之逻辑信号形式之非同步信号生 成装置。12.如申请专利范围第5项所述之逻辑电路 ,其中前述第1逻辑演算具备:将任意形成之输入逻 辑信,同步于指示演算开始之信号装置之指示,变 换为以前述第2逻辑演算装置要求之逻辑信号形式 之非同步信号生成装置。13.如申请专利范围第6项 所述之逻辑电路,其中前述第1逻辑演算装置具备: 将任意形式之输入逻辑信号,同步于指示演算开始 之信号装置之指示,变换为以前述第2逻辑演算装 置要求之逻辑信号形式,之非同步信号生成装置。 14.如申请专利范围第7项所述之逻辑电路,其中前 述第1逻辑演算装置具备:将任意形式之输入逻辑 信号,同步于指示演算开始之信号装置之指示,变 换为以前述第2逻辑演算装置要求之逻辑信号形式 之非同步信号生成装置。15.如申请专利范围第8项 所述之逻辑电路,其中前述第1逻辑演算装置具备: 将任意形式之输入逻辑信号,同步于指示演算开始 之信号装置之指示,变换为以前述第2逻辑演算装 置要求之逻辑信号形式之非同步信号生成装置。 16.一种逻辑电路,即将复数段申请专利范围第1项 所述之逻辑电路继续配线,以复数演算程序处理输 入逻辑信号之逻辑电路,前头之逻辑电路段具有申 请范围第9项所述之构造。图式简单说明: 第一图:显示依本发明之逻辑电路之基本构成之概 略构成图。 第二图:更具体显示第一图所示依本发明之逻辑电 路之第1逻辑演算装置之构成之概略构成图。 第三图:显示第2图所示n通道、电晶体,网路之具体 电路之一例之概略构成图。 第四图:更具体显示第一图所示依本发明之逻辑电 路之第2逻辑演算装置之构成之概略构成图。 第五图:显示依本发明之逻辑电路之第2逻辑演算 装置之变形例之概略构成图。 第六图:具体显示依本发明之逻辑电路之第2逻辑 演算装置另一概略构成图。 第七图:具体显示依本发明之逻辑电路之第2逻辑 演算装置第3概略构成图。 第八图:具体显示第七图所示第2逻辑演算装置所 用电位元维持装置之构成之概略构成图。 第九图:具体显示第七图所示第2逻辑演算装置所 用电位元维持装置之构成之概略构成图。 第十图:将本发明适用于管线构造时之概略构成图 。 第十一图:显示第十图之构成之非同步信号生成装 置之一例之概略构成图。 第十二图:显示第十图之信号型式变换装置之一例 之概略构成图。 第十三图:能担保第十图之电路之圆滑动作之时间 图。 第十四图:显示将本发明适用于节点合成环状之非 同步/同步混合电路之构成之概略构成图。 第十五图:第十四图所示逻辑电路之时间图。 第十六图:先前之动态型非同步逻辑闸之概略构成 图。 |
