| 主权项 |
1.一种静电放电保护电路,包括:一半导体控整流器,耦接于二接点之间,该半导体控整流器具有一N型半导体层;以及一PMOS元件,与该半导体控整流器整合共同具有一第一P型掺杂区,该PMOS元件包含一PNP元件位于该N型半导体层内;当该等接点中之一者耦接至静电放电源时,该PNP元件会导通触发该半导体控整流器。2.如申请专利范围第1项所述之该静电放电保护电路,其中,该第一P型掺杂区是该半导体控整流器之阳极。3.如申请专利范围第2项所述之该静电放电保护电路,其中,该第一P型掺杂区是该PMOS元件之一源/汲极。4.如申请专利范围第3项所述之该静电放电保护电路,尚包括一第二P型掺杂区,系与该第一P型掺杂区相隔,位于该N型半导体层内,做为该PMOS元件之另一源/汲极。5.如申请专利范围第4项所述之该静电放电保护电路,其中,该半导体控整流器具有一阴极,与该第二P型掺杂区整合成单一区域。6.如申请专利范围第1项所述之该静电放电保护电路,其中,该N型半导体层具有一N型接触区。7.如申请专利范围第1项所述之该静电放电保护电路,其中,该N型半导体层呈浮接状态。8.一种静电放电保护电路,位于一P半导体基底上;该静电放电保护电路包括:一N型半导体层,位于该P半导体基底内;一阳极掺杂区,位于该N型半导体层内,耦接至一第一接点;一阴极掺杂区,位于该P半导体基底内,耦接至一第二接点;一P型接触区,位于该P半导体基底内;以及一P型掺杂区,与该阳极掺杂区互为相隔,位于该N型半导体层内,并与该P型接触区同耦接至该第二接点;其中,该阳极掺杂区、该P型掺杂区、以及该N型半导体层建构成一PNP元件。9.如申请专利范围第8项所述之该静电放电保护电路,尚包括一闸极,位于该阳极掺杂区与该P型掺杂区间之该N型半导体层上。10.如申请专利范围第8项所述之该静电放电保护电路,尚包括一N型掺杂区,位于该N型半导体层内。11.如申请专利范围第8项所述之该静电放电保护电路,其中,该N型半导体层呈浮接状态。12.如申请专利范围第8项所述之该静电放电保护电路,其中,该P型接触区与该P型掺杂区经整合为单一区域。图式简单说明:第一图系显示根据本发明之静电放电保护电路第一较佳实施例的剖面图;第二图系显示第一图之等效电路图;第三图系显示根据本发明之静电放电保护电路第二较佳实施例的剖面图;第四图系显示根据本发明之静电放电保护电路第三较佳实施例的剖面图;第五图系显示第四图之等效电路图;以及第六图系显示根据本发明之静电放电保护电路第四较佳实施例的剖面图。 |
