在DRAM中解码之自动再新模式

摘要

在电脑记忆体系统中之动态随机存取记忆体晶片(DRAMs)系作成更有效于藉处理器以存取,即使是当该处理器打算存取该记忆体系统时,一自动再新循环可进行着,解码之自动再新(DECODED AUTOREFRESH)模式系界定仅使该DRAM之若干排组再新，来自外部DRAM控制器之排组位址选取该自动再新(AUTOREFRESH)必须执行之排组,该 DRAM控制器电路确保该DRAM之每一排组取得足以保持资讯之再新命令。

主权项

1.一种动态随机存取记忆体(DRAM)晶片,该DRAM晶片系编制于多重列之复数排组之内,该DRAM晶片包含:一再新位址计数器,当其起动以用于一自动再新循环时会产生诸列位址;解码装置,用以解码该DRAM晶片之该复数排组之将于一AUTOREFRESH(自动再新)命令时再新者,该解码装置会产生诸排组位址,该等排组位址指示将再新之该等DRAM排组;以及一选取器,响应于该解码装置以用于指引来自该再新计数器之诸列位址仅至该等将再新之DRAM排组,使该DRAM晶片之其他排组继续目前之处理。2.如申请专利范围第1项之动态随机存取记忆体晶片,尚包含一位址缓冲器,而其中该选取系一多工器,其接收来自该再新位址计数器之诸列址及来自该位址缓冲器之诸列位址,该解码装置在RAS(CBR)模式信号之前产生一CAS以响应于该AUTOREFRESH命令以用于由该等排组位址所示之该DRAM晶片之该等排组,该多工器系响应于该CBR信号以通过来自该再新位址计数器之该等列位址。3.如申请专利范围第2项之动态随机存取记忆体晶片,其中该解码装置一命令解码器,其接收该AUTOREFRESH命令且直接地产生诸排组选取信号以用于将在AUTOREFRESH命令时再新之该DRAM晶片之该等排组。4.如申请专利范围第2项之动态随机存取记忆体晶片,其中该DRAM晶片系同步型DRAM晶片。5.如申请专利范围第3项之动态随机存取记忆体晶片,其中该DRAM晶片系同步型DRAM晶片。图式简单说明:第一图系方块图,描绘习知DRAM中之自动再新循环;第二图系方块图,描绘根据本发明之解码之自动再新循环;以及第三图系第二图中所示之多工器功能之方块图。