| 主权项 |
1.一种静电放电保护电路,设置于半导体基底上方, 该半导体基底具有一绝缘层覆盖于表面;该静电放 电保护电路包括: 一半导体区块,设置于该绝缘层上,该半导体区块 依序具有一第一N型掺杂区、一第一P型掺杂区、 一第二N型掺杂区、以及一第二P型掺杂区,其中,该 第一N型掺杂区之掺杂浓度较之该第二N型掺杂区 高,该第一P型掺杂区之掺杂浓度较之该第二P型掺 杂区低;以及 一叠层结构,覆于该第一P型掺杂区与该第二N型掺 杂区上。2.如申请专利范围第1项所述之该静电放 电保护电路,其中,该叠层结构包括一介电层与一 导电层。3.如申请专利范围第2项所述之该静电放 电保护电路,其中,该导电层系呈浮接状态。4.如申 请专利范围第3项所述之该静电放电保护电路,其 中,该第一P型掺杂区与该第二N型掺杂区系呈浮接 状态。5.如申请专利范围第2项所述之该静电放电 保护电路,其中,该导电层系与该第一N型掺杂区成 电性耦接。6.如申请专利范围第5项所述之该静电 放电保护电路,其中,该第一P型掺杂区与该第二N型 掺杂区系呈浮接状态。7.如申请专利范围第2项所 述之该静电放电保护电路,其中,该导电层系与该 第二P型掺杂区成电性耦接。8.如申请专利范围第7 项所述之该静电放电保护电路,其中,该第一P型掺 杂区与该第二N型掺杂区系呈浮接状态。9.如申请 专利范围第2项所述之该静电放电保护电路,其中, 该导电层和该第二N型掺杂区,均与该第一N型掺杂 区成电性耦接。10.如申请专利范围第9项所述之该 静电放电保护电路,其中,该第一P型掺杂区系呈浮 接状态。11.如申请专利范围第2项所述之该静电放 电保护电路,其中,该导电层和该第一P型掺杂区,均 与该第二P型掺杂区成电性耦接。12.如申请专利范 围第11项所述之该静电放电保护电路,其中,该第二 N型掺杂区与系呈浮接状态。13.如申请专利范围第 2项所述之该静电放电保护电路,其中,当于一电路 操作模式下,该导电层和该第二N型掺杂区,分别偏 压至一第一负电压与一第二负电压。14.如申请专 利范围第13项所述之该静电放电保护电路,其中,该 第一P型掺杂区系呈浮接状态。15.如申请专利范围 第2项所述之该静电放电保护电路,其中,当于一电 路操作模式下,该导电层和该第一P型掺杂区,分别 偏压至一第一正电压与一第二正电压。16.如申请 专利范围第15项所述之该静电放电保护电路,其中, 该第二N型掺杂区与系呈浮接状态。17.一种静电放 电保护电路,适用于SOI结构中之一半导体层上;该 静电放电保护电路包括: 一半导体控整流器,设置于该半导体层内; 一闸极结构,覆于该半导体控整流器之阴极闸与阳 极闸上。18.如申请专利范围第1项所述之该静电放 电保护电路,其中,该半导体控整流器之阴极与阳 极接面深度约略与该半导体层厚度相当。19.如申 请专利范围第1项所述之该静电放电保护电路,其 中,该半导体控整流器之阴极与阳极接面深度小于 该半导体层厚度。图式简单说明: 第一图系显示根据本发明之静电放电保护电路一 较佳实施例之图示;以及 第二图系显示根据本发明之静电放电保护电路另 一较佳实施例之图示。 |
