| 主权项 |
1.一种半导体装置测试装置,系属于依据从图案产 生器所输出之测试图案资料产生测试图案信号并 施加于被测试半导体装置,将从该被测试半导体装 置所输出之响应信号与从上述图案产生器所输出 之期待値信号施行逻辑比较,俾判断上述被测试半 导体装置之良否的半导体装置测试装置,设置将上 述被测试半导体装置之响应信号与来自上述图案 产生器之期待値信号进行逻辑比较的复数组测试 电路单元,而在一个周期内依顺序动作此等复数组 测试电路单元并高速地进行逻辑比较的半导体测 试装置,其特征为: 上述复数组测试电路单元均具备: 产生表示有关于测试电路单元之动作周期之周期 信号的时脉产生器,及 设定有被测试半导体装置之输出的延迟周期数之 出入时间N的延迟设定暂存器;及 经所需条数之资料传送线连接于上述延迟设定暂 存器之输出侧,将上述期待値信号仅延迟相乘从上 述延迟设定暂存器所传送之数値资料与上述动作 周期之时间的图案延迟电路,及 经所需条数之资料传送线连接于上述延迟设定暂 存器之输出侧,对应于从上述延迟设定暂存器所传 送之数値资料,选择设定从上述时脉产生器所产生 的周期信号之产生定时之复数定时设定値内之一 个设定値并供应于上述时脉产生器的时脉控制手 段,及 逻辑比较上述被半导体装置之响应信号与来自上 述图案延迟电路之期待値信号的逻辑比较手段。2 .如申请专利范围第1项所述的半导体装置测试装 置,其中, 上述测试电路单元系设定两组, 上述时脉控制手段系由 加算该半导体装置测试装置之测试周期Tr与事先 设定从上述时脉产生器所产生的周期信号之产生 定时之时脉设定値Tc的加算手段,及 上述资料传送线内之最下位位元线连接于选择端 子,该线为「0」时,选择上述时脉设定値Tc,而上述 最下位位元线为「1」时,选择上述加算手段之输 出之上述时脉设定値与上述测试周期之和Tc+Tr的 选择器所构成, 在上述图案延迟电路连接有除了上述资料传送线 内之最下位位元线外之所有上位位元线者。3.如 申请专利范围第2项所述的半导体装置测试装置, 其中,上述图案延迟电路系将上述期待値信号仅延 迟相乘算所传送之数値资料与上述测试周期的延 迟时间者。4.如申请专利范围第1项所述的半导体 装置测试装置,其中, 上述时脉控制手段系由 相乘算藉由上述传送线所传送之数値资料与该半 导体装置测试装置之测试周期Tr的乘法器,及 相加算事先设定上述乘法器之输出或从上述时脉 产生器所产生的周期信号之产生定时之时脉设定 値Tc的加法手段 所构成, 在上述延迟设定暂存器又设定有交错数m,经上述 资料传送线将上述出入时间N以上述交错数m传送 至上述图案延迟电路者。5.如申请专利范围第1项 所述的半导体装置测试装置,其中 上述时脉控制手段系由 相乘算藉由上述传送线所传送之数値资料与该半 导体装置测试装置之测试周期Tr的乘法器,及 相加算事先设定上述乘法器之输出或从上述时脉 产生器所产生的周期信号之产生定时之时脉设定 値Tc的加法手段 所构成, 在上述延迟设定暂存器又设定有交错数m,经上述 资料传送线将上述出入时间N以上述交错数m相除 算之商的整数部分传送至上述图案延迟电路者。6 .如申请专利范围第4项所述的半导体装置测试装 置,其中,上述图案延迟电路,系从所传送之上述出 入时间N及上述交错数m取出以m除N之商的整数部分 ,并将上述期待値信号仅延迟相乘该整数部分与上 测试周期之延迟时间者。7.如申请专利范围第5项 所述的半导体装置测试装置,其中,上述图案延迟 电路系将上述期待値信号仅延迟相乘算所传送之 数値资料与上述测试周期的延犀时间者。8.如申 请专利范围第1项所述的半导体装置测试装置,其 中,上述复数値之测试电路单元系共通地使用一具 延迟设定暂存器者。9.如申请专利范围第2项所述 的半导体装置测试装置,其中,上述复数値之测试 电路单元系共通地使用一具延迟设定暂存器者。 10.如申请专利范围第3项所述的半导体装置测试装 置,其中,上述复数値之测试电路单元系共通地使 用一具延迟设定暂存器者。图式简单说明: 第一图系表示依本发明的半导体装置测试装置之 第1实施例的方块图。 第二图系表示被测试IC之出入时间N为0时之图示于 第一图的半导体装置测试装置之要部的时序图。 第三图系表示被测试IC之出入时间N为1时之图示于 第一图的半导体装置测试装置之要部的时序图。 第四图系表示被测试IC之出入时间N为2时之图示于 第一图的半导体装置测试装置之要部的时序图。 第五图系表示在图示于第一图之半导体装置测试 装置中,被测试IC之出入时间N,及以三位元表示出 入时间N时之二进显示,及图案延迟电路之延迟周 期数之关系的图式。 第六图系表示依本发明的半导体装置测试装置之 第2实施例的方块图。 第七图系表示IC测试装置之基本电路构成的方块 图。 第八图系表示以往的两路交错方式之IC测试装置 之一例子的方块图。 第九图系表示使用在图示于第八图的IC测试装置 之图案延迟电路6之一例子的方块图。 第十图系表示被测试IC之出入时间N为0时之图示于 第八图之IC测试装置之要部的时序图。 第十一图系表示被测试IC之出入时间N为2时之图示 于第八图之IC测试装置之要部的时序图。 |
