| 主权项 |
1.一种半导体记忆装置,包含: 一记忆细胞矩阵包含许多用以储存资料之记忆细 胞; 许多位元线对连接至该记忆细胞; 许多输出入线对; 许多开关装置连接在位元线对及输出入线对之间; 以及 一位址解码器用以解码外面输入所收到之位址,同 时触发许多开关装置中至少二开关装置,及电子式 地连接相关位元线及输出入线。2.如申请专利范 围第1项之半导体记忆装置,其中许多开关装置是 行选取线。3.如申请专利范围第1项之半导体记忆 装置,其中该位址解码器同时触发该位址指定之开 关装置,及该位址之下一个位址指定之开关装置。 4.如申请专利范围第1项之半导体记忆装置,其中该 位址解码器是一行位址解码器用以选择性地指定 该位元线对。5.如申请专利范围第1项之半导体记 忆装置,其中该位址解码器包含: 一前置解码器用以预先解码该位址;及 一主解码器用以解码前置解码器输出之该预先解 码之位址及从许多开关装置中选取该开关装置。6 .如申请专利范围第5项之半导体记忆装置,其中该 前置解码器包含: 一偶前置解码器用以接收该位址之较小显着位元 及在该最小显着位元是'0'时预先解码该较小显着 位元; 一奇前置解码器用以接收该位址之较小显着位元 及在该最小显着位元是'1'时预先解码该较小显着 位元;以及 一主前置解码器用以预先解码该位址之较大显着 位元。7.如申请专利范围第6项之半导体记忆装置, 其中该偶前置解码器进一步接收输入之组合长度 讯号,结合该组合长度与该位址之较小显着位元, 及预先解码该位址。8.如申请专利范围第5项之半 导体记忆装置,其中该主解码器包含: 第一解码器用以解码该偶前置解码器预先解码之 位址及该主前置解码器预先解码之位址与触发某 个行选取线;以及 第二解码器用以解码该奇前置解码器预先解码之 位址及该主前置解码器预先解码之位址与触发未 被第一解码器触发之行选取线中之一个。9.如申 请专利范围第8项之半导体记忆装置,其中该第一 解码器触发某个偶行选取线及第二解码器触发某 个奇行选取线。10.如申请专利范围第1项之半导体 记忆装置,其中该半导体记忆装置是一与一时脉讯 号同步操作之同步DRAM半导体装置。11.一种半导体 记忆装置,包含: 一记忆细胞距阵包含许多用以储存资料之记忆细 胞及重复记忆细胞用以取代记忆细胞间之不良记 忆细胞; 许多位元线对连接至该记忆细胞; 许多输出入线对; 许多开关装置连接在位元线对及输出入线对之间; 一偶前置解码器用以接收外面输入位址之较小显 着位元及当最小显着位元是'0'时预先解码该较小 显着位元; 一反解码器用以重现有关该偶前置解码器预先解 码位址之外面位址之较小显着位元;以及 一重复启动讯号产生部份用以产生一重复启动讯 号来接收该反解码器之输出及触发某个重复记忆 细胞。12.如申请专利范围第11项之半导体记忆装 置,其中该反解码器包含: 许多开关装置用以重现对应该偶前置解码器预先 解码位址之外面位址之较小显着位元;以及 许多锁相器用以锁住该外面位址之较小显着位元 。13.如申请专利范围第12项之半导体记忆装置,其 中许多开关装置是传输闸。14.一种用以解码半导 体记忆装置之行位址之方法,该半导体记忆装置包 含许多位元线对,许多输出入线对,行选取线闸用 以连接许多位元线对至许多输出入线对,及一行位 址解码器用以预先解码外面输入所收到之行位址, 包含步骤有: 从外面施加该行位址至行位址解码器;以及 同时触发该行位址指定之行选取线闸及该行位址 之下一个位址指定之行选取线闸。图式简单说明: 第一图根据本发明之一具体实施例以图式方式展 示一半导体记忆装置; 第二图根据本发明之第二具体实施例以图式方式 展示一半导体记忆装置; 第三图系展示于第一图之奇前置解码器之细部电 路图; 第四图系展示于第一图之偶前置解码器之细部电 路图; 第五图系展示于第一图之反解码器之细部电路图 。 第六图系展示于第一图之偶行选取线重复启动讯 号产生部份之细部电路图。 第七图系展示于第一图之奇行选取线重复启动讯 号产生部份之细部电路图;以及 第八图系根据本发明之较佳具体实施例以一流程 图说明一种半导体记忆装置之行位址解码方法。 |
