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1.一种同步动态随机存取记忆体(DRAM)半导体装置, 包括: 一时脉致能输入缓冲器,用以转换一外部时脉致能 讯号之电压以适合一内部讯号; 一控制器,用以接收该时脉致能输入缓冲器之输出 与一电源关闭讯号,并用以产生一电源关闭模式讯 号以回应该电源关闭讯号; 一时脉讯号侦测器,用以接收一时脉讯号,并当时 脉讯号系维持于一特定电压达一预定时间时致能 一输出讯号; 一输入/输出缓冲器,用以转换输入/输出讯号之电 压;以及 一第一逻辑电路,用以接收电源关闭模式讯号及时 脉讯号侦测器之输出、供应一输出给输入/输出缓 冲器、以及当电源关闭模式讯号致能或者时脉讯 号侦测器致能时,使该输入/输出缓冲器进入一电 源关闭模式。2.如申请专利范围第1项中之同步动 态随机存取记忆体半导体装置,其中固定电压为逻 辑低电位。3.如申请专利范围第1项中之同步动态 随机存取记忆体半导体装置,进一步包括: 一第二逻辑电路安装于时脉致能输入缓冲器及控 制器间,位控制时脉致能输入缓冲器之输出以回应 电源关闭讯号及用于侦测电源电压准位之电源电 压侦测讯号。4.如申请专利范围第1项中之同步动 态随机存取记忆体半导体装置,其中第一逻辑电路 为一或闸。5.如申请专利范围第1项中之同步动态 随机存取记忆体半导体装置,其中时脉讯号为一外 部输入时脉讯号。6.如申请专利范围第1项中之同 步动态随机存取记忆体半导体装置,进一步包括: 一控制逻辑单元安装于输入/输出缓冲器及第一逻 辑电路之间,用以控制输入/输出缓冲器之操作以 回应第一逻辑电路之输出。7.如申请专利范围第1 项中之同步动态随机存取记忆体半导体装置,其中 该时脉讯号侦测器包括: 一振荡器用以产生具有特定周期之时脉讯号; 一逻辑电路用以在振荡器输出及时脉讯号侦测器 输出实施反及闸操作;以及 一计数单元用以接收逻辑电路及时脉讯号之输出, 计算时脉讯号之周期及输出一输出讯号。8.如申 请专利范围第7项中之同步动态随机存取记忆体半 导体装置,其中计数单元包括一具有连接时脉讯号 之重置埠的复数之计数器并串联至逻辑电路之输 出埠,并输出复数计数器间最后一个计数器之输出 讯号。9.如申请专利范围第8项中之同步动态随机 存取记忆体半导体装置,其中假设由振荡器产生之 时脉讯号周期系T且计数器之数目系n,输出讯号之 周期系以方程式T2n-1计算。图式简单说明: 第一图系根据本发明较佳具体实施例之同步动态 随机存取记忆体半导体装置架构图; 第二图系第一图中所示时脉讯号侦侧器之详细图; 以及 第三图系第一图中所示同步动态随机存取记忆体 半导体装置之时序图。 |
