| 主权项 |
1.一种半导体记忆装置包括一主要记忆部分、由 复数记忆单元群组成之一次要记忆部分以及作为 该主要记忆部分与该次要记忆部分间之一双向资 料转换电路,其中该主要记忆部分与该次要记忆部 分之复数电源电压为互异。2.如申请专利范围第1 项所述之该半导体记忆装置,其中由一内部电源电 压转换电路将供应自一外部电源端点之一电源电 压转换至一预定电压,以此供应该主要记忆部分与 该次要记忆部分其一或两者之该等电源电压。3. 如申请专利范围第1项所述之该半导体记忆装置, 其中由复数外部电源端点供应该主要记忆体部分 与该次要记忆体部分之该等电源电压。4.如申请 专利范围第1项所述之该半导体记忆装置,其中该 主要记忆部分之一电源电压低于该次要记忆部分 电源电压,该次要记忆部分电压为相等或低于一周 边电路之一电源电压。图式简单说明: 第一图系显示本发明之第一实施例中一半导体记 忆装置其整体架构之方块图; 第二图系一方块图显示之一记忆系统其中包含第 一图中该半导体记忆装置与执行对应于该半导体 记忆装置存取要求之复数记忆体主控器; 第三图系一方块图显示之一记忆系统其中包含第 一图中该半导体记忆装置与执行对应于该半导体 记忆装置存取要求之复数记忆体主控器; 第四图系一方块图显示一半导体装置包含第一图 中该半导体记忆装置与一记忆控制装置用以控制 与产生一输入信号至该半导体记忆装置,其形成在 一相同的半导体基底上; 第五图系一方块图显示一半导体装置包含第一图 中该半导体记忆装置与一记忆控制装置用以控制 与产生一输入信号至该半导体记忆装置,其形成在 一相同的半导体基底上; 第六图系一方块图显示一半导体装置包含第一图 中该半导体记忆装置与一记忆控制装置用以控制 与产生一输入信号至该半导体记忆装置,其形成在 一相同的半导体基底上; 第七图系显示第一图中该半导体记忆装置之外部 端点的排列; 第八图系显示第一图中该半导体记忆装置之外部 端点的排列; 第九图系显示第一图中该半导体记忆装置之外部 端点的排列; 第十图系显示第一图中该半导体记忆装置其决定 操作功能之不同指令与该等外部端点间之对应关 系; 第十一图系显示第十图中该等外部端点展现一读 出指令的状态; 第十二图系显示第十图中该等外部端点展现一写 入指令的状态; 第十三图系显示第十图中该等外部端点展现一预 取指令(prefetch command)的状态; 第十四图系显示第十图中该等外部端点利用自动 预充(auto precharge)展现一预取指令的状态; 第十五图系显示第十图中该等外部端点展现一重 定指令(restore command)的状态; 第十六图系显示第十图中该等外部端点展现有自 动预充之一重定指令的状态; 第十七图系显示第十图中该等外部端点展现一启 动指令(active command)的状态; 第十八图系显示第十图中该等外部端点展现有自 动预充之一预充指令(precharge command)的状态; 第十九图系显示第十图中该等外部端点展现一整 组预充指令(whole bank precharge command)的状态; 第二十图系显示第十图中该等外部端点展现一CBR 更新指令(refresh command)的状态; 第二十一图系显示第十图中该等外部端点展现一 未选取指令(non-selection command)的状态; 第二十二图系显示第十图中该等外部端点展现一 未操作指令(non-operation command)的状态; 第二十三图系显示第十图中该等外部端点展现一 暂存器设定指令(register setting command)(1)的状态; 第二十四图系显示第十图中该等外部端点展现一 暂存器设定指令(2)的状态; 第二十五图系显示第十图中该等外部端点展现一 暂存器设定指令的状态; 第二十六图系显示第十图中该等外部端点展现一 模式(mode)暂存器设定指令(其为该暂存器设定指令 之一部分)的状态; 第二十七图系显示一位址序列存取所对应之资料 输入/输出模式之重叠次数(lap times)与丛发长度( burst lengths)情形; 第二十八图系显示在一读出指令输入时有丛发长 度为4与读出等待(read latency)为2之资料输出之时序 图(timing chart); 第二十九图系显示在一写入指令输入时有丛发长 度为4与写入等待(write latency)为0之资料输出之时 序图; 第三十图系显示在一读出指令操作中一位址分配( address assignment)与资料之流程图; 第三十一图系显示在一写入指令操作中一位址分 配与资料之流程图; 第三十二图系显示在一预取指令操作中一位址分 配与资料之流程图; 第三十三图系显示在一重定指令操作中一位址分 配与资料之流程图; 第三十四图系显示在一启动指令操作中一位址分 配与资料之流程图; 第三十五图系概要性地显示关于本发明中一实施 例其一半导体记忆装置内阵列排列(array arrangment) 之阵列布局图(layout); 第三十六图系概要性地显示关于本发明中一实施 例其一半导体记忆装置内阵列排列之阵列布局图; 第三十七图系概要性地显示关于本发明中一实施 例其一半导体记忆装置内阵列排列之阵列布局图; 第三十八图系概要性地显示关于本发明中一实施 例其一半导体记忆装置内阵列排列之阵列布局图; 第三十九图系概要性地显示关于本发明中一实施 例其一半导体记忆装置内阵列排列之阵列布局图; 第四十图系概要性地显示关于本发明中一实施例 其一半导体记忆装置内阵列排列之阵列布局图; 第四十一图系概要性地显示关于本发明中一实施 例其一半导体记忆装置内整体晶片之布局图; 第四十二图系概要性地显示关于本发明中一实施 例其一半导体记忆装置内整体晶片之布局图; 第四十三图系概要性地显示关于本发明中一实施 例其一半导体记忆装置内整体晶片之布局图; 第四十四图系概要性地显示关于本发明中一实施 例其一半导体记忆装置内整体晶片之布局图; 第四十五图系概要性地显示关于本发明中一实施 例其一半导体记忆装置内整体晶片之布局图; 第四十六图系概要性地显示关于本发明中一实施 例其一半导体记忆装置内整体晶片之布局图; 第四十七图系概要性地显示关于本发明中一实施 例其一半导体记忆装置内整体晶片之布局图; 第四十八图系概要性地显示关于本发明中一实施 例其一半导体记忆装置内使用一般电源之方块图; 第四十九图系概要性地显示关于本发明中一实施 例其一半导体记忆装置内使用一般电源之方块图; 第五十图系概要性地显示关于本发明中一实施例 其一半导体记忆装置内一DRAM阵列部分之一写入架 构; 第五十一图系显示关于本发明中一实施例其一半 导体记忆装置内一DRAM阵列部分、一资料转换部分 以及一SRAM阵列部分之一写入架构; 第五十二图系显示关于本发明中一实施例其一半 导体记忆装置内一DRAM阵列部分、一资料转换部分 以及一SRAM阵列部分之一写入架构; 第五十三图系显示关于本发明中一实施例其一半 导体记忆装置内一DRAM阵列部分、一资料转换部分 以及一SRAM阵列部分之一写入架构; 第五十四图系显示第一图中该半导体记忆装置其 一操作控制电路之方块图; 第五十五图系详细地显示第一图中该DRAM部分与该 资料转换电路之架构; 第五十六图系举一实例详细地显示第四十一图中 关于本发明一实施例其整体布局之一其阵列架构; 第五十七图系举一实例详细显示第五十六图中该 布局一`驴]对应至4对位元线)于该转换滙流排线与 该等位元线间之一连接关系; 第五十八图系一电路图详细地显示该资料转换电 路; 第五十九图系举一实例显示第五十七图该实例用 以解决问题之一架构; 第六十图系一方块图举一实例显示一DRAM线控制电 路; 第六十一图系举一实例显示第五十五图所示一DRAM 列控制电路与一DRAM列解码器之一实际架构; 第六十二图系举一实例显示一DRAM位元线选取电路 之一实际电路架构; 第六十三图系举一实例显示一DRAM位元线选取电路 之一实际电路架构; 第六十四图系举一实例显示一DRAM位元线选取电路 之一实际电路架构; 第六十五图系举一实例显示一DRAM位元线选取电路 之一实际电路架构; 第六十六图系显示第三十六图所示该阵列布局中 一对资料转换滙流排线、该DRAM位元线选取电路以 及该等SRAM单元间之关系; 第六十七图系显示第六十六图中复数信号波形( signal waveforms)展现该等相对资料转换滙流排线之 一操作情形; 第六十八图系显示第一图所示该SRAM部分以及该等 资料输入/输出端点之一具体实例; 第六十九图系举一实例显示该SRAM单元之架构; 第七十图系显示第六十九图所示该SRAM单元中一正 反器(flip-flop)之实际电路; 第七十一图系举一具体实例显示第六十九图所示 用以连接该等SRAM位元线之一连接电路; 第七十二图系举一具体实例显示第六十九图所示 用以连接该等SRAM位元线之一连接电路; 第七十三图系举一具体实例显示第六十九图所示 用以连接该等SRAM位元线之一连接电路; 第七十四图系举一具体实例显示第六十八图所示 一SRAM列控制电路; 第七十五图系举一具体实例显示第六十八图所示 一SRAM行控制电路; 第七十六图系举一实例显示第七十五图所示一多 工器(multiplexer)与锁定器电路; 第七十七图系显示复数信号波形展现第七十六图 所示该多工器之一操作情形; 第七十八图系显示第一图所示该SRAM解码器、该资 料控制电路以及该DRAM阵列之方块图; 第七十九图系显示复数信号波形展现第七十八图 所示该SRAM解码器、该资料控制电路以及该DRAM阵 列之一操作情形; 第八十图系举一具体实例显示该SRAM部分以及该资 料输入/输出端点; 第八十一图系举一实例显示显示当该SRAM阵列部分 之一列冗余线(row redundancy line); 第八十二图系举一实例显示一电源电压供应至该 SRAM阵列部分以及该DRAM列部分; 第八十三图系举一实例显示一电源电压供应至该 SRAM阵列部分以及该DRAM列部分; 第八十四图系显示该SRAM单元在电源电压下随写入 时间之一模拟结果; 第八十五图系举一具体实例显示该SRAM阵列部分之 架构其实行一暂时单元转换功能(temporary cell transfer function); 第八十六图系显示当第八十五图中当执行该暂时 单元转换而读出该SRAM单元之资料时复数信号波形 展现一该SRAM单元操作情形; 第八十七图系显示复数信号波形展现一自动连续 预取转换功能(auto successive prefetch transfer function); 第八十八图系举一具体实例显示该SRAM线控制电路 用以执行一复数线连续读出/写入功能(plural line successive read/write function); 第八十九图系显示该复数列连续读出/写入功能( plural row successive read/write function)之一读出功能; 第九十图系一表列显示相对应至一即时模式设定 功能(real mode setting function)之读出(3)/写入(3)以及 该等相对应输入端点之状态; 第九十一图系显示复数信号波形展现该即时模式 设定功能; 第九十二图系概要地显示一CDRAM其一记忆阵列部 分之架构; 第九十三图系显示第九十二图所示该CDRAM其一双 向转换闸电路之方块图; 第九十四图系显示第九十二图所示该CDRAM双向转 换闸电路之电路图; 第九十五图系一方块图概要地显示该CDRAM; 第九十六图系显示第九十五图所示该CDRAM其该SRAM 电路图; 第九十七图系概要地显示该CDRAM之架构; 第九十八图系显示第九十七图所示该CDRAM其该SRAM 方块之电路图; 第九十九图系一方块图概要地显示一EDRAM之架构; 以及 第一○○图系一方块图概要地显示有复数处理装 置之该记忆系统之架构。 |
