| 主权项 |
1.一个用以确认进入通信滙流排的装置,此通信滙 流排用以内接一些局部区域网路之多埠桥中的埠, 其中这些埠被收集为多数个埠群,每个埠群均具有 一个预先决定的相对顺序,此装置包括: a.用以决定是否有任何一个埠正请求进入通信滙 流排的装置; b.用以决定具有一个请求进入通信滙流排之最高 优先顺序的埠群(最高的目前团体)的装置; c.用以决定何时在目前最高群中会有多于一个埠 在请求进入通信滙流排的装置;以及 d.依据事先决定的相对顺序来确认目前最高群中 之一个埠之进入的装置,其中最后被确认进入通信 滙流排的埠具有目前最高群中一个最低的优先顺 序。2.如申请专利范围第1项的装置,其中在被指定 之相对顺序中邻接于最后被确认进入通信滙流排 之埠的一个埠具有一个最高的优先顺序,并且其余 的埠则依据事先决定的相对顺序而具有由下而上, 介于其间阶层的优先顺序。3.如申请专利范围第1 项的装置,其中预定的相对顺序重复。4.一个用以 确认进入通信滙流排的装置,此通信滙流排用以内 接一些局部区域网路之多埠桥中的埠,其装置包括 : a.第一群的信号线,第一群的埠之每个埠的一条信 号线,其中用于此第一群埠之每个埠之信号线的逻 辑水平可指示其对应的埠是否企图进入通信滙流; 以及 b.耦合至第一群信号线的第一个链电路,其决定第 一群的埠中何者被确认进入通信滙流排,其中第一 个链电路包括第一群的环,每个第一群的埠中的一 个环,其中每个环被选择性地建构以传导第一个逻 辑信号至下一个环,其依据对应于此环之埠的信号 线逻辑水平。5.如申请专利范围第4项的装置,其中 第一群的环被耦合以形成一个回路。6.如申请专 利范围第4项的装置,其中第一个逻辑信号产生于 一个环之中,此环对应至第一群最后被确认进入通 信滙流排的一个埠。7.如申请专利范围第4项的装 置,其中第一个链电路被耦合以接收第一个致能信 号,而且其中第一个逻辑信号产生以回应此第一个 致能信号。8.如申请专利范围第7项的装置,其中第 一个致能信号被形成以回应一个或多个企图用第 一个型式进入通信滙流排之第一群的埠。9.如申 请专利范围第8项的装置而更进一步包括一个耦合 至第一群信号线的第二个链电路,此电路用来决定 哪一个第一群的埠被确认进入通信滙流排,其中第 二个链电路包括第二群的环,每个第一群的埠有一 个环,其中每个环被选择性地建构以传送第二个逻 辑信号至下一个环,其依据对应至此环之埠的信号 线逻辑位准。10.如申请专利范围第9项的装置,其 中第二个链电路被耦合以接收第二个致能信号,而 且其中第二个逻辑信号产生以回应此第二个致能 信号。11.如申请专利范围第10项的装置,其中第二 个致能信号被形成以回应一个或多个企图用第二 个型式进入通信滙流排之第二群的埠。12.如申请 专利范围第11项的装置,其中第一个与第二个进入 通信滙流排的型式各具有一个相对的优先顺序以 进入通信滙流排。13.如申请专利范围第11项的装 置,其中第一个链电路形成每个第一群埠的第一个 输出信号,以及其中第二个链电路形成每个第一群 埠的第二个输出,以及其中每个埠的第一个输出信 号与第二个输出信号依一个逻辑OR功能来组合。14 .如申请专利范围第7项的装置更进一步包括; a.第二群的信号线,每个第二群的埠有一条信号线, 其中应用至每个第二群埠之信号线的逻辑水平可 指示其对应的埠是否企图进入通信滙流排;以及 b.一个耦合至第二群信号线的第二个链电路,其用 以决定第二群埠中的哪个埠被确认进入通信滙流 排,其中第二个链电路包括第二群的环,每个第二 群的埠有一个环,其中每个环被选择性地建构以传 送第二个逻辑信号至下一个环,其依据对应至此环 之埠的信号线逻辑位准。15.如申请专利范围第14 项的装置,其中第二个链电路被耦合以接收第二个 致能信号,而且其中第二个逻辑信号产生以回应此 第二个致能信号。16.如申请专利范围第15项的装 置,其中第二个致能信号被形成以回应一个或多个 企图进入通信滙流排之第一群的埠,以及其中第二 个致能信号被形成以回应一个或多个企图进入通 信滙流排之第二群的埠。17.如申请专利范围第16 项的装置,其中第一群的埠与第二群的埠均各具有 一个相对的优先顺序以进入通信滙流排。18.如申 请专利范围第16项的装置,其中第一个链电路形成 每个第一群埠的第一个输出信号,以及其中第二个 链电路形成每个第二群埠的第二个输出。19.一个 用以确认进入通信滙流排的装置,此通信滙流排用 以内接一个局部区域网路之一个多埠桥中的几个 埠,此装置包括: a.一群信号线,其群的每个埠有一条信号线; b.耦合至每个此群之埠的第一个电路用来决定一 个进入通信滙流排的型式; c.耦合至每条信号线的第二个电路用来决定企图 进入通信滙流排之埠的型式; d.耦合至第一个电路与第二个电路的第三个电路, 其用来决定此群之埠中的哪个埠被确认进入通信 滙流排,其中企图以类似型式进入通信滙流排之类 似型式的埠被依据一个指定的相对顺序来确认进 入通信滙流排,其中一个最后被确认进入通信滙流 排的埠具有一个最低的优先顺序,而在被指定相对 顺序中邻接于此最后埠的埠具有一个最高的优先 顺序,而剩余的埠则依其被指定的相对顺序有着由 下而上,介于其间阶层的优先顺序。20.如申请专利 范围第19项的装置,其中指定的相对顺序重复。21. 如申请专利范围第19项的装置,其中通信滙流排包 括一些信号线。22.如申请专利范围第19项的装置, 其中埠的型式是依据埠传送与接收资料的速率来 决定的。23.如申请专利范围第19项的装置,其中企 图进入的型式是由一个用以决定传入一包之目的 地的找寻动作以及一个用以转换包于记忆体装置 与此群之一个埠之间的记忆体转换动作来选择的 。24.如申请专利范围第19项的装置,其中一个应用 于每个埠之信号线的逻辑位准可指示其对应的埠 是否企图进入通信滙流排。25.如申请专利范围第 24项的装置,其中第三个电路被耦合以接收应用于 每个埠之信号线的逻辑位准,而且其中在第三个电 路接收了每个逻辑位准之后可以于单一循环之内 决定哪个此群之埠被确认进入滙流排。26.如申请 专利范围第19项的装置,其中第一个电路包括一个 具有第一个输入,第二个输入以及一个输出的第一 个逻辑AND闸,其中第一个输入被耦合以接收一个代 表是否任何一个此群之埠企图以第一个型式进入 的第一个信号,以及第二个输入被耦合以接收一个 代表是否任何一个此群之埠企图以第二个型式进 入的信号。27.如申请专利范围第19项的装置,其中 第二个电路包括一个具有第一个输入,第二个输入 以及一个输出的第二个逻辑AND闸,其中第一个输入 被耦合以接收一个代表是否此群之任何一个第一 个型式的埠企图进入通信滙流排的信号,以及第二 个输入被耦合以接收一个代表是否此群之任何一 个第二个型式的埠企图进入通信滙流排的信号。 28.如申请专利范围第26项的装置,其中第二个电路 包括一个具有第一个输入,第二个输入以及一个输 出的第二个逻辑AND闸,其中第一个输入被耦合以接 收一个代表是否此群之任何一个第一个型式的埠 企图进入通信滙流排的信号,以及第二个输入被耦 合以接收一个代表是否此群之任何一个第二个型 式的埠企图进入通信滙流排的信号。29.如申请专 利范围第28项的装置,其中第三个电路包括: a.一个耦合至第一个逻辑AND闸之输出以及耦合至 第二个逻辑AND闸之输出的第一个逻辑电路,此第一 个逻辑电路用来形成一群致能信号;以及 b.一群耦合至第一个逻辑电路以及信号线群的链 编码器电路,每个致能信号有一个链编码器电路, 而且每个链编码器电路具有一群的环,每个被链编 码器电路所服务的埠有一个环,其中每个链编码器 电路的每个环被选择性地建构以传送一个逻辑信 号至下一个环,其依据对应于此环之埠的一个信号 线逻辑位准。30.一种确认通信滙流排之进入的方 法,此通信滙流排用以内接一群在局部区域网路之 一个多埠桥之中的埠,此方法包括以下步骤: a.从一个或多个埠之中接收一个或多个进入通信 滙流排的企图,其中每个企图是一群不同型式企图 之中的一个而每个埠是一群不同型式埠之中的一 个; b.决定这群埠之中的哪个埠将被确认进入通信滙 流排,其中每个型式之企图具有一个相对的优先顺 序而每个型式之埠亦具有一个相对的优先顺序,其 中企图以类似型式进入通信滙流排之类似型式的 埠则依据一个指定的相对顺序被确认进入通信滙 流排,其中一个最后被确认进入通信滙流排的埠具 有一个最低的优先顺序,而在被指定相对顺序中邻 接于此最后埠的埠具有一个最高的优先顺序,而剩 余的埠则依其被指定的相对顺序有着由下而上,介 于其间阶层的优先顺序。31.如申请专利范围第30 项的方法,其中被指定的相对顺序重复。32.如申请 专利范围第30项的方法,其中埠的型式乃依据一个 埠之传送与接收资料速率来选择。33.如申请专利 范围第30项的方法,其中企图之型式的选择乃根据 一个用以决定一个进来小包之一个目的地的找寻 动作以及一个用以转换一个小包于一个记忆体装 置与此群之一个埠之间的记忆体转换动作。34.如 申请专利范围第33项的方法,其中该包的一个记忆 体指向器被储存于埠之中。图式简单说明: 第一图显示一个传统的局部区域网路(LAN),其包含 一个多埠桥。 第二图显示一个传统的IEEE802.3资料小包。 第三图显示一个依据本发明而用于多埠桥之开关 发动机的方块概图。 第四图显示一个依据本发明之包含于高速通信滙 流排的信号线图。 第五图显示一个依据本发明之开关发动机的埠方 块概图。 第六图显示一个依据本发明之中断控制电路的方 块概图。 第七图显示一个依据本发明之中断/请求解码器的 逻辑图。 第八图显示一个依据本发明而当有选举一中断与 选举一请求指令时出现于高速通信滙流排之上的 选举位元图。 第九图显示一个依据本发明之埠型式解码器的逻 辑图。 第十图显示一个依据本发明之优先链编码器的方 块概图。 第十一图显示一个依据本发明,具有二十四〝链环 〞之链编码器电路之单链的逻辑图。 第十二图显示一个依据本发明,具有两个〝链环〞 之链编码器电路之单链的逻辑图。 第十三图显示一个依据本发明,而当有找寻备妥指 令出现于高速通信滙流排之上之目的地埠的位元 图。 第十四图显示一个依据本发明开关发动机,记忆体 装置及外界处理器的方块概图。 第十五图显示一个依据本发明之〝三链环〞,其包 括一个含有来源埠辨别的第一区域,一个含有目的 地埠辨别的第二区域,以及一个含有记忆体位址的 第三区域。 |
