| 摘要 |
본 발명은 셀커패시턴스를 증가시킬 수 있는 반도체 메모리장치 제조방법에 관한 것으로, 반도체기판 위에 제1 절연층을 형성하고 식각하여 제1 콘택홀을 형성한다. 제1콘택홀 내의 반도체 기판에 접촉하는 제1 도전층을 형성하고, 그 상에 제2 절연층을 형성한 후, 순차적으로 패터닝하여 제2절연층 패턴 및 제1도전층 패턴을 형성한다. 제2절연층 패턴 상에 제2도전층을 형성하고 에치 백하고 제2절연층 패턴의 측벽에 제1도전층 패턴에 연결되는 제2도전층 패턴을 형성한다. 제2절연층 패턴을 선택적으로 제거하고, 결과물 상에 제2도전층 패턴을 덮는 두께로 제3 절연층을 형성하고 페터닝하여 제1 도전층의 일부를 노출시키는 제2 콘택홀을 가지는 제3절연층 패턴을 형성한다. 제2콘택홀 내에 노출되는 제1도전층 패턴에 연결되는 실린더 형태의 제3도전층을 형성한다. 제3도전층의 제3절연층 패턴 상을 덮는 부분을 선택적으로 제거하여 제3도전층 패턴, 제2도전층 패턴 및 제1도전층 패턴으로 이루어지는 커패시터의 스토리지 노드를 노출한다. |
