| 摘要 |
<p>본 발명은 트랜지스터의 제조방법에 관한 것으로서, 제 1 도전형의 반도체 기판에 절연막을 형성하는 공정과, 상기 절연막에 콘택홀을 형성하여 상기 반도체 기판의 소정부분을 노출시키는 공정과, 상기 콘택홀 측벽에 산화방지물질의 스페이서를 형성하는 공정과, 상기 반도체 기판의 소정부분에 열산화막을 형성하는 공정과, 상기 반도체 기판 전체 표면에 다결정실리콘막을 형성하는 공정과, 상기 다결정실리콘을 에치 백하여 상기 콘택홀 내에 게이트 전극의 하부 층을 형성하는 공정과, 상기 스페이서를 선택적으로 식각하여 상기 산화방지물질의 얇은 절연층을 형성하는 공정과, 상기 얇은 절연층하부의 상기 반도체 기판 내에 제 2 도전형의 LDD영역을 형성하는 공정과, 상기 반도체 기판 전체 표면에 TiN 막 및 W 막을 형성하는 공정과, 상기 W 막 및 TiN막을 에치 백하여 상기 콘택홀 내에 게이트 전극의 상부 층을 형성하는 공정과, 상기 콘택홀을 둘러싸고 있는 상기 절연막을 제거하여 상기 반도체 기판을 노출시키는 공정과, 상기 노출된 반도체 기판 내에 상기 제 2 도전형의 소스 및 드레인 영역을 형성하는 공정을 구비한다. 따라서, 본 발명은 게이트 전극의 물리적 게이트 길이(Physical Gate Length) L 보다 0.25 ㎛ ~ 0.45 ㎛ 더 큰 구루브형을 광학 사진 공정으로 패터닝한 후 CVD 공정 및 식각공정만으로 물리적 게이트 길이 L 인 게이트 전극을 균일하고, 재현성 있게 반도체 웨이퍼에 전사, 패터닝할 수 있다는 잇점이 있다.</p> |
