| 摘要 |
<p>본 발명은 반도체 소자의 제조공정에 대한 전산모사(simulation) 방법에 관한 것으로, 증착 또는 식각이 일어나는 물질을 일정한 크기의 셀로 분할하여 증착 또는 식각이 시간 T동안 계속된 후의 상기 물질의 표면형태를 예측하는 증착 또는 식각의 전산모사방법에 있어서, 상기 셀 중에서 증착 또는 식각에 노출된 오픈 셀로 상기 물질의 초기 단면을 형성하는 제1단계와; 상기 각 오픈 셀에 증착점 또는 식각점을 포함한 정보들을 입력하는 제2단계와; 상기 증착점 또는 식각점에 대하여 이동속도를 구하는 제3단계와; 상기 증착점 또는 식각점을 상기 이동속도에 의해 정해지는 소정시간만큼 이동시키는 제4단계와; 상기 증착점 또는 식각점의 이동 후, 증착 또는 식각에 노출된 오픈 셀을 재배열함으로써 새로운 식각단면을 형성하는 제5단계와; 상기 재배열된 오픈 셀에 대하여 상기 제2단계부터 상기 제5단계를 상기 소정시간의 합이 시간 T가 될 때까지 반복하는 것을 특징으로 하는 모디파이드 셀 모델을 이용하여 증착 또는 식각을 전산모사하는 방법이다.</p> |
