| 主权项 |
1.一种包含非挥发性记忆体元件之积体电路,包含:第一以及第二非挥发性电晶体,以序列方式连结在第一以及第二资料线之间,介于该第一以及第二非挥发性电晶体之接点而形成输出点:以及一存取电晶体,连结在参考电压线以及介于该第一以及第二非挥发性电晶体之接点之间。2.如申请专利范围第1项所述之积体电路,其中该每个该第一以及第二非挥发性电晶体具有连接至控制电压线之控制闸。3.如申请专利范围第1项所述之积体电路,其中该存取电压具有连结至位址线之闸。4.如申请专利范围第1项所述之积体电路,其中该第一以及第二非挥发性电晶体经由起始次电子射出之通道而可程式化。5.如申请专利范围第4项所述之积体电路,进一步地包含:基底偏线,连结至基底之部份,该部份系形成该第一以及第二非挥发性电晶体。6.如申请专利范围第1项所述之积体电路,进一步地包含:基底偏线,连结至基底之部份,该部份系形成该第一以及第二非挥发性电晶体:而其中该每个该第一以及第二非挥发性电晶体具有连结至控制电压线之控制闸。7.如申请专利范围第1项所述之积体电路,其中该第一非挥发性电晶体系为n型非挥发性电晶体,而该第二非挥发性电晶体系为p型非挥发性电晶体,而该n型非挥发性电晶体以及该p型非挥发性电晶体共用一浮闸。8.一种设定一记忆体格之状态的方法,而该记忆体格包含以串接方式而连结在第一以及第二资料线之间的第一以及第二非挥发性电晶体,介于该第一以及第二非挥发性电晶体之间的接点而形成输出点,以及连结至控制电压线之该第一以及第二非挥发性电晶体之控制闸,该记忆体格进一步地包含连结在介于参考电压线以及介于该第一以及第二非挥发性电晶体之间接点间之存取电晶体,该方法包括:加入一正电压至介于该第一以及第二非挥发性电晶体之间的该接点;以及加入一负电压控制该控制电压线。9.如申请专利范围第8项之方法,其中该加入一正电压之步骤包括:加入该正电压制该参考电压线;以及启动该存取电晶体。10.如申请专利范围第8项之方法,其中该第一以及第二非挥发性电晶体系为型非挥发性电晶体,而该加入一正电压步骤以及该加入一负电压之步骤系将该第一以及第二非挥发性电晶体置于一抹除状态。11.一种设定一记忆体格之状态的方法,而该记忆体格包含以串接方式而连结在第一以及第二资料线之间的第一以及第二非挥发性电晶体,介于该第一以及第二非挥发性电晶体之间的接点而形成输出点,以及连结至控制电压线之该第一以及第二非挥发性电晶体之控制闸,该记忆体格进一步地包含连结在介于参考电压线以及介于该第一以及第二非挥发性电晶体之间接点间之存取电晶体,该记忆体格亦包含一连接至形成该第一以及第二非挥发性电晶体之基底部份之基底偏线;该方法包含:创造横跨于该第一以及第二非挥发性电晶体两者之一的电位差;加入一正电压至该控制电压线;以及加入一负电压制该基底偏线。12.如申请专利范围第11项之方法,其中该创造方法包含:加入一第一电压制该参考电压线;启动该存取电晶体,加入一不同于该第一压之第二电压至该第一以及第二资料线之一;以及加入该第一电压至该不具有该第二电压加入之该第一以及第二资料线之一。13.如申请专利范围第12项之方法,其中该第二电压系大于该第一电压。14.如申请专利范围第12项之方法,其中该第一以及第二非挥发性电晶体系为n型非挥发性电晶体;而该加入一第二电压之步骤系将第二电压加入至该第一资料线以写入至该第一非挥发性电晶体,且加入该第二电压至该第二资料线以写入该第二非挥发性电晶体。15.如申请专利范围第14项之方法,其中当该加入第二电压步骤写入该第一非挥发性电晶体时,该第一非挥发性电晶体之起始値增加,而当该加入一第二电压步骤写入该第二非挥发性电晶体时,该第二非挥发性电晶体之起始値增加。16.一种操作一记忆体格的方法,而该记忆体格包含以串接方式而连结在第一以及第二资料线之间的第一以及第二非挥发性电晶体,介于该第一以及第二非挥发性电晶体之间的接点而形成输出点,以及连结至控制电压线之该第一以及第二非挥发性电晶体之控制闸,该记忆体格进一步地包含连结在介于参考电压线以及介于该第一以及第二非挥发性电晶体之间接点间之存取电晶体,该方法包括:加入一第一电压至该控制电压线,该压足够启一非挥发性电晶体以在抹除状态,而不足够启动一非挥发性电晶体在写入状态;加入一第二电压至该第一资料线;以及加入一不同于第二电压之第三电压之该第二资料线。17.如申请专利范围第16项之方法,其中该第一以及第二非挥发性电晶体系为n型非挥发性电晶体,而该第三电压系大于该第二电压。18.如申请专利范围第16项之方法,进一步地包含:截止该存取电晶体。19.一种监视一记忆体格之程式化状态的方法,而该记忆体格包含以串接方式而连结在第一以及第二资料线之间的第一以及第二非挥发性电晶体,介于该第一以及第二非挥发性电晶体之间的接点而形成输出点,以及连结至控制电压线之该第一以及第二非挥发性电晶体之控制闸,该记忆体格进一步地包含连结在介于参考电压线以及介于该第一以及第二非挥发性电晶体之间接点间之存取电晶体,该方法包括:加入一第一电压至该控制电压线,该电压足够启动一非挥发性电晶体以在抹除状态,而不足够启动一非挥发性电晶体在写入状态;加入一第二电压至该第一资料线;以及加入一不同于第二电压之第三电压之该第二资料线;以及启动该存取电晶体。20.一种启动记忆体格之阵列的方法,该记忆体格之阵列包含位址线以及控制线之行以及第一以及第二资料线以及参考电压线之列,每个记忆体格包含以串接方式而连结在第一以及第二资料线之间的第一以及第二非挥发性电晶体,介于该第一以及第二非挥发性电晶体之间的接点而形成输出点,以及连结至控制电压线之该第一以及第二非挥发性电晶体之控制闸,该记忆体格进一步地包含连结在介于参考电压线以及介于该第一以及第二非挥发性电晶体之间接点间之存取电晶体,该方法包括:开始加入一相同于该第一以及第二资料线,该控制电压线,以及介于每个记忆体格之该第一以及第二非挥发性电晶体间接点之电压;以及选择性地加入一第一电压至位在该记忆体格之阵列中之至少一行记忆体格之控制电压线,该第一电压足够启动一非挥发性电晶体以在抹除状态,而不足够启动一非挥发性电晶体在写入状态;选择性地对于位在该记忆体格之该阵列中至少列记忆体格,而创造介于该第一以及第二资料线之电压差。21.如申请专利范围第20项之方法,进一步地包含:截止该位在每个记忆体格中之存取电晶体。22.如申请专利范围第20项之方法,进一步地包含:增加该第一电压加入之控制电压线之数目;以及增加电压差被创造在其间的该第一以及第二资料线的数目。图式简单说明:第一图展示根据本发明实施例之非挥发性记忆体元件或格;第二图展示应用在第一图非挥发性记忆体元件作为表示电压之表;第三图展示第一图记忆体格之非挥发性电晶体之电流电压(I-V)特性;第四图展示第一图之N-MOS电晶体之I-V特性图。第五图展示如第一图包括非挥发性记忆体元件之FPGA应用之活性记忆阵列架构;第六图至第八图系展示应用在根据本发明而在抹除模式之选择以及非选择记忆体格之电压;第九图至第十一图系展示应用在根据本发明而在程式化模式下之选择以及大选择记忆体格之电压;第十二图以及第十三图系展示应用至本发明之操作模式下之记忆体格之电压;第十四图至第十六图系展示应用在本发明在读回模式下之选择以及非选择记忆体格之电压;第十七图系展示应用至根据本发明在电力起始模式下初始之记忆体格之电压;第十八图至第二十图系展示应用至本发明在电力开启模式下之选择以及非选择记忆体模式下之电压;以及第二十一图系展示本发明另一实施例之非挥发性记忆体元件或格。 |
