| 主权项 |
1.一种多层基体,包含:一主要面包括第一组连接点,包括第一连接点,其具有第一布局以与一第一晶片介面;一次要面包括第二组连接点,包括第二连接点,其具有第一布局相同之布局以与第二晶片介面;及一中间连接点经由具有相等电长度之第一及第二分支轨迹耦合至第一及第二连接点。2.如申请专利第1项之基体,尚包括额外之连接点组,其具有与第一布局相同之布局,及额外之分支轨迹,具有相等之电长度,耦合至额外之连接点。3.如申请专利第1项之基体,其中之中间连接点系耦合至一根轨迹。4.如申请专利第3项之基体,其中之根轨迹为基体之一中间层。5.如申请专利第3项之基体,其中之根轨迹系耦合至一组连接点之连接点以与第三晶片介面。6.如申请专利第5项之基体,其中之第三个晶片系一处理器晶片。7.如申请专利范围第1项之基体,其中之中间连接点耦合至一根/分支轨迹。8.如申请专利范围第1项之基体,其中根/分支系在基体之内层上。9.如申请专利范围第7项之基体,其中之根/分支轨迹耦合合至一根轨迹。10.如申请专利范围第1项之基体,其中第一及第二晶片为高速缓冲存储晶片。11.如申请专利范围第1项之基体,其中中间连接点包括一通路,期延伸通过基体每一层。12.一种多层基体,包含:一主要面包括第一及第三组连接点,分别包括第一及第三连接点,每一均有第一布局以分别与第一及第三晶片介面;一次要面包括第二及第四组连接点,其包括第二及第四连接点,每一均有一与第一布局相同之布局以分别与第二及第四晶片介面;及第一中间连接点经由具有相同电长度之第一及第二分支轨迹耦合至第一及第二连接点,及第二中间连接经由具有相同电长度之第三及第四分支轨迹耦合至第三及第四连接点。13.如申请专利范围第12项之基体,尚包括额外组之连接点,其具有与第一布局相同之布局,及额外之分支轨迹,其具有实际上相等之电长度,耦合至额外之连接点。14.如申请专利范围第12项之基体,其中之中间连接点耦合至一根轨迹。15.如申请专利范围第14项之基体,其中之根轨迹耦合至一组连接点之一连接点以与第五个晶片介面。16.如申请专利范围第12项之基体,其中之中间连接点耦合至一根/分支轨迹。17.如申请专利范围第16项之基体,其中之根/分支轨迹耦合至一根轨迹。18.一种多层基体,包含:一主要面包括第一组连接点,包括第一连接点,其具有第一布局以与具有连接一布局之连接点的一第一晶片介面;一次要面包括第二组连接点,包括一第二连接点,其具有一与第一布局相同之布局以与具有与第一晶片之布局相同之布局之第二晶片介面;及一中间连接点经由具有相等电长度之第一及第二分支轨迹耦合至第一及第二连接点。19.一种建构一基体之方法,包含:在第一组连接点中提供第一连接点;在第二组连接点中提供第二连接点,第一及第二组连接点具有相同之布局;在中间连接点及第一连接点间提供第一分支轨迹;及在中间连接点与第二连接点之间提供第二分支轨迹,其具有与第一分支轨迹相等电长度。图式简单说明:第一图为包括连接点之基体。第二图为第一图之基体之背视图。第三图为第一图中基体之连接点间之轨迹连接之简略代表。第四图为第一图之基体之侧视之简略代表。第五图为第一图之基体之连接点间之轨迹连接之简略代表。第六图为第一图或第二图之连接至连接点之晶片之底视图。第七图为第六图中晶片之侧视图。 |
