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1.一种设于一半导体晶片上之具有高崩溃电压( breakdown voltage)的电晶体(transistor),该电晶体系用来 做为一静电放电(electrostatic discharge, ESD)保护之电 晶体,该半导体晶片表面包含有一基底;该电晶体 包含有: 一闸极氧化层(gate oxide)设于该基底表面之一预定 区域上; 一闸极导电层设于该闸极氧化层上方,用来做为该 电晶体之闸极; 一第一侧壁子(spacer)与一第二侧壁子设于该基底 表面上,并分别设于该闸极氧化层与该闸极导电层 之两侧; 一第一N型掺杂区设于该第一侧壁子外侧之该基底 表面内,其一侧边系与该第一侧壁子之边缘切齐, 用来做为该电晶体之源极(source); 一第二N型掺杂区设于该第二侧壁子外侧之该基底 表面,其一侧边系与该第二侧壁子之边缘切齐,用 来做为该电晶体之汲极(drain); 一第三N型掺杂区设于该第二N型掺杂区下方且围 绕于该第二N型渗杂区之底侧,其一侧边系位于该 闸极氧化层下方之基底表面,该第三N型掺杂区内 之掺质浓度系小于该第二N型掺杂区内之掺质浓度 ; 其中该第二侧壁子系用来增加该闸极导电层与该 第二N型掺杂区之间的距离,以提高该电晶体之崩 溃电压。2.如专利申请范围第1项之电晶体,该半导 体晶片之基底系为一P型矽基底。3.如专利申请范 围第1项之电晶体,该电晶体尚包含有一P型掺杂区 设于该第一N型掺杂区外侧之该基底表面内,用来 电连接该P型矽基底。4.如专利申请范围第1项之电 晶体,该第三N型掺杂区系为一N型井(N-well)。5.如专 利申请范围第1项之电晶体,该第三N型掺杂区之掺 质浓度系小于该第二N型掺杂区内之掺质浓度约三 个数量级(order)。6.如专利申请范围第1项之电晶体 ,该半导体晶片系用来制作一具有高崩溃电压之闪 光可电除且可程式之唯读记忆体(flash electrically erasable programmable read only memory, Flash EEPROM)。7.如专 利申请范围第1项之电晶体,该电晶体系经由控制 该闸极之电压,来选择该电晶体作为一静电放电保 护电晶体或是一正常运作(normal operation)之电晶体 。 如专利申请范围第6项之电晶体,当该电晶体之闸 极电压与该电晶体之汲极电压相同时,该电晶体系 作为该正常运作之电晶体。 9.如专利申请范围第7项之电晶体,该电晶体作为该 正常运作之电晶体时,其崩溃电压为18伏特(Volt)。 10.如专利申请范围第6项之电晶体,该电晶体之闸 极电压为零压为零时,该电晶体系作为该静电放电 保护电晶体。 11.如专利申请范围第9项之电晶体,该电晶体作为 该静电放电保护电晶体时,其崩溃电压为15伏特。 图示简单说明: 第一图为习知半导体晶片上之电晶体的结构示意 图。 第二图为习知具有LDD掺杂区之电晶体的结构示意 图。 第三图为本发明具有高崩溃电压之电晶体的结构 示意图。 |
