| 主权项 |
1.一种非挥发性半导体元件,其系具有其上有形成一快闪式记忆体晶胞电晶体之记忆体形成部分与一其上有形成高与低电压电晶体之周边电路部分,该元件进一步包含有:一个在该记忆体晶胞电晶体中之一汲极区域周围与在该低电压电晶体之该汲极与源极周围围绕该汲极与源极区域之抗穿通区域。2.一种如申请专利范围第1项所述之元件,其中该抗穿通区域被以一与该等源极与汲极区域之不纯物离子相反型的不纯物离子填满。3.一种制造一非挥发性半导体元件之方法,系包含下列步骤:在一个被以一记忆体晶胞形成部分与一周边电路部分所界定的绝缘基体上连续地形成一层半导体层与一层随机层;蚀刻一预定部分之该随机层,藉此在该记忆体晶胞形成部份中暴露一预定部分的该半导体层表面;仅将一不纯物离子选择地植入该被暴露的半导体层表面,藉此将该半导体层之一特定部分转变成导体;在一氧化程序中运用该被蚀刻的随机层作为一罩幕,将一层隔绝绝缘层形成在该记忆体晶胞形成部分上并移除该随机层;藉由使用该隔绝绝缘层作为一罩幕而蚀刻该半导体层来形成一浮置闸;在包括该隔绝绝缘层的两个边缘与浮置闸的两个侧壁的基体上整个主动区域上形成一预定厚度的绝缘层;在该前述产物所有的表面上形成一导电层,藉由选择地蚀刻该导电层之一预定部分而在该记忆体晶胞形成部分形成一字线,并在该周边电路部分中的该高与低电压电晶体形成部份中形成一闸极;将一被重度掺杂的第一导电性型不纯物离子选择地植入没有字线在该记忆体晶胞形成部份中被形成之侧边上的基体中,而以该浮置闸交叠一预定部分,因此在该基体中形成一源极区域;仅将一被轻度掺杂的第一导电性型不纯物离子选择地植入该周边电路部分中之该高电压电晶体形成部分中,藉此在该基体中该闸极的两个边缘处上形成一第一LLD区域;仅将一被轻度掺杂的第一导电性型不纯物离子选择地植入该记忆体晶胞形成部分与该周边电路部分中的该低电压电晶体形成部分中,藉此在该基体中形成一第二LDD区域以与该字线(选择闸极)之一预定部分交叠,并且在该基体中该低电压电晶体形成部份中之该闸极的两个边缘上形成一第三LDD区域;仅将一被轻度掺杂的第一导电性型不纯物离子倾斜植入该记忆体晶胞形成部分与该周边电路部分中之该低电压电晶体形成部分中,藉此在该基体中形成一个围绕该等第二与该第三LDD区域的抗穿通区域;及在该字线的两个侧壁、该浮置闸的一个侧壁、及该闸极的两个侧壁上形成一隔离层,并在所有的表面上植入一被重度掺杂的第一导电性型不纯物离子,因而在该基体中形成源极与汲极区域。4.如申请专利范围第3项所述之方法,其中该绝缘基体是一包括一闸极绝缘层之矽基体。5.如申请专利范围第3项所述之方法,其中该随机层系以一层氮化物层所制成。6.如申请专利范围第3项所述之方法,其中该半导体层被以一非晶矽或一不具有任何不纯物离子的纯多晶矽所制成。7.如申请专利范围第3项所述之方法,其中在包括该隔绝绝缘层的两个边缘与该浮置间的两个侧壁之基体的整个主动区域上形成一预定厚度的绝缘层之步骤系进一步包含下列步骤:在包括该隔绝绝缘层与该浮置闸的该基体上形成一层绝缘层;在该所得到基体的所有表面上形成一光阻图案,藉此在该低电压电晶体形成部分中暴露该绝缘层之表面;藉由运用该光阻图案作为一罩幕来蚀刻该绝缘层,以在该低电压电晶体形成部分中暴露该基体表面,并且移除该光阻图案;及在该记忆体晶胞形成部分与该高电压电晶体形成部分中的该绝缘层顶部与在该低电压电晶体形成部分中的基体顶部上形成一热氧化层。8.如申请专利范围第7项所述之方法,其中该绝缘层被形成,以具有一热氧化层或CVD氧化层之单一成层结构,或是具有由该等单一层所组成之多成层结构。9.如申请专利范围第7项所述之方法,其中该绝缘层被沉积,以具有5OA与以下的厚度。10.如申请专利范围第7项所述之方法,其中该热氧化层被沉积,以具有1000A与以下的厚度。11.如申蜻专利范围第3项所述之方法,其中该隔离层被以一氧化物层或一氮化物层所形成。12.如申请专利范围第3项所述之方法,其中在使一预定部分之该半导体层变成一导体后,进一步包含一个用以控制一临界电压之不纯物离子植入的步骤。图式简单说明:第一图是显示一传统拼合闸极形快闪式记忆体晶胞之结构的截面图;第二图系为第一图所示之快闪式记忆体晶胞之整体晶胞阵列之结构电路图;及第三图至第十六图显示例示一制造一种采用本发明之拼合闸极形快闪式记忆体晶胞之非挥发性半导体元件之方法的处理过程。 |
