| 主权项 |
1.一种半导体积体电路装置,其特征在于:具备半导体基板:形成有具有两种以上不同闸氧化膜厚的多数电晶体;及,多数外部端子:形成于前述半导体基板上,就直接连接于前述外部端子的电晶体,使用闸氧化膜最薄的电晶体以外的电晶体者。2.一种半导体积体电路装置,其特征在于:具备半导体基板:形成具有两种以上不同闸氧化膜厚的多数电晶体,及,多数外部端子:形成于前述半导体基板上,连接于介面电路;又,在与外部的介面部分,使用闸氧化膜最薄的电晶体以外的电晶体者。3.一种半导体积体电路装置,其特征在于:具备半导体基板:形成有具有两种以上不同闸氧化膜厚的多数电晶体,内部电源降压电路:形成于前述半导体基板上,及多数外部端子:经施加形成于前述半导体基板上的外部电源电压;又,就直接连接于前述内部电源降压电路的电晶体,使用闸氧化膜最薄的电晶体,直接连接于前述外部端子的电晶体使用闸氧化膜最薄的电晶体以外的电晶体者。4.一种半导体积体电路装置,其特征在于:具备半导体基板:形成有具有两种以上不同闸氧化膜厚的多数电晶体,电路:检测超过形成于前述半导体基板上的外部电源电压的第3値高电压输入,及,多数外部端子:形成于前述半导体基板上;又,就和构成检测前述第3値高电压输入的电路之前述外部端子直接连接的电晶体,使用闸氧化膜最薄的电晶体以外的电晶体者。5.一种半导体积体电路装置,其特征在于:具备半导体基板:形成有具有两种以上不同闸氧化膜厚的多数电晶体,及多数外部端子:形成于前述半导体基板上,连接于输出缓冲器电路;又,就构成前述输出缓冲器电路的电晶体,使用闸氧化膜最薄的电晶体以外的电晶体者。6.一种半导体精体电路装置,其特征在于:具备半导体基板:形成有具有两种以上不闸氧化膜厚的多数电晶体,及输出端子:形成于前述半导体基板上,连接于输出缓冲器电路;又构成前述输出缓冲器电路的电晶体中,只就直接连接于前述输出端子的电晶体,使用闸氧化最薄的电晶体以外的电晶体者。7.一种半导体积体电路装置,其特征在于:具备半导体基板:形成有具有两种以上不同闸氧化膜厚的多数电晶体,及多数外部端子:形成于前述半导体基板上,连接于输入缓冲器电路;又,就构成前述输入缓冲器电路的电晶体,使用闸氧化膜最薄的电晶体以外的电晶体者。8.一种快闪EEPROM,其特征在于:具备记忆胞阵列:形成于前述半导体基板上,及控制电路:形成于前述半导体基板上,连接于构成前述记忆胞阵列的多数记忆胞,控制这些记忆胞之各节点;又,读出时,内部升压的电位,系被赋与至前述控制电路的Y选择器之闸者。9.根据申请专利范围第8项之快闪EEPROM,其中在前述半导体基板上形成具有两种以上不同闸氧化膜厚的多数电晶体,就前述Y选择器,使用闸氧化膜最薄的电晶体以外的电晶体。10.一种快闪EEPROM,其特征在于:具备记忆胞阵列:形成于前述半导体基板上,及控制电路:形成于前述半导体基板上,连接于构成前述记忆胞阵列的多数记忆胞,控制这些记忆胞之各节点;读出时,内部升压的电位,系被赋与前述控制电路的源极解码器之NMOS驱动闸者。11.根据申请专利范围第10项之快闪EEPROM,其中在前述半导体基反上形成有具有两种以上不同氧化膜厚的多数电晶体,就前述源极解码器使用闸,化膜最薄的电晶体以外的电晶体。图式简单说明:第一图为本发明半导体积体电路装置的平面图。第二图为本发明半导体积体电路装置的输出缓冲器电路及电平移动器电路图。第三图为本发明半导体积体电路装置的输入缓冲器电路图。第四图为本发明半导体积体电路装置的输出缓冲器电路图。第五图为本发明半导体积体电路装置高电位检测(3値控制)电路图。第六图为本发明半导体积体电路装置的内部电源降压电路图。第七图a-第七图b为本发明半导体积体电路装置的制程截面图。第八图a-第八图b为本发明半导体积体电路装置的制程截面图。第九图a-第九图b为本发明半导体积体电路装置的制程截面图。第十图a-第十图b为本发明半导体积体电路装置的制程截面图。第十一图为非挥发性记忆体的截面图及其等效电路图。第十二图为快闪EEPROM之记忆胞阵的列的电路图。第十三图为快闪EEPROM的升压电路图。第十四图为快闪EEPROM的读出电路图。第十五图为快闪EEPROM的电路方法图。第十六图为快闪EEPROM胞的控制电路图。第十七图a-第十七图b为反或(NOR)型快闪EEPROM胞及其模态的动作电压图。第十八图a-第十八图b为用于本发明之电晶体记号的说明图。第十九图为使用内部电源降压时的电源系统图。第二十图为显示内部电源降压电路的电路图。第二十一图为显示检测第3値输入之电路的电路。第二十二图a-第二十二图为显示端子保护元件的电路图及半导体基板截面图。 |
