| 主权项 |
1.一种半导体记忆体装置,主要系具备有,备有主表面之半导体基板,及形成于上述主表面之第1及第2负载电晶体以及第1及第2激励电晶体之半导体记忆体装置,其特征为:具备有:(a)形成于上述主表面,成为上述第1之负载电晶体之活性领域之第1负载电晶体活性领域,及形成于上述主表面,成为上述第2之负载电晶体之活性领域之第2负载电晶体活性领域,及形成于上述主表面,成为上述第1激励电晶体之活性领域之第1激励电晶体活性领域,及形成于上述主表面,成为上述第2激励电晶体之活性领域之第2激励电晶体活性领域,及形成于上述主表面,用于分离上述第1之负载电晶体领域与上述第1激励电晶体活性领域之第1元件分离领域,及自上述第1负载电晶体活性领域上延伸到上述第1激励电晶体活性领域上,且成为上述第1负载电晶体及上述第1激励电晶体之闸极电极之第1导电层,及在上述第1元件分离领域上而与上述第1导电层分岐,电气的连接于上述第2激励电晶体活性领域之第2导电层,及电气的连接于上述第1负载电晶体活性领域,通过上述第2负载电晶体活性领域上,再延伸到上述第2激励电晶体活性领域上,成为上述第2负载电晶体及上述第2之激励电晶体之闸极电极之第3导电层,等含有上述之第1及第2记忆体单元,以及(b)形成于上述主表面,用于分离上述第1记忆体单元之上述第1及第2之负载电晶体活性领域与上述第2记忆体单元之上述第1及第2之负载电晶体活性领域之第2元件分离领域,上述第2记忆体单元之上述第1,第2以及第3之导电层之图样系,将上述第1之记忆体单元之上述第1,第2以及第3导电层之图样在于上述主表面上以垂直之轴为中心而使之旋转180之图样者。2.如申请专利范围第1项所述之半导体记忆体装置,其中上述第1记忆体单元之上述第2负载电晶体活性领域系备有介着上述第2元件分离领域而对向于上述第2记忆体单元之上述第1负载电晶体活性领域之第1对向领域,上述第1记忆体单元之上述第3导电层之图样系横断上述第1对向领域上,上述第2记忆体单元之上述第2负载电晶体活性领域系备有介着上述第2元件分离领域而对向于上述第1记忆体单元之上述第1负载电晶体活性领域之第2对向领域,上述第2记忆体单元之上述第3导电层之图样系横断上述第2对向领域上者。3.如申请专利范围第2项所述之半导体记忆体装置,其中在上述第1记忆体单元之上述第3导电层之侧面形成有第1侧壁绝缘层,上述第1侧壁绝缘层系据于上述第1对向领域上之位置,在上述之第2记忆体单元之上述第3导电层之侧面形成有第2侧壁绝缘层,上述第2侧壁绝缘层即据位于上述第2对向领域上之位置者。4.如申请专利范围第2项或3项所述之半导体记忆体装置,其中在上述第1对向领域中,上述第1记忆体单元之上述第3导电层之一部份系跨搭于上述第2元件分离领域上,在上述第2对向领域中,上述第2记忆体单元之上述第3导电层之一部份系跨搭于上述第2元件分离领域上者。5.如申请专利范围第1项或2项所述之半导体记忆体装置,其中由上述第1及第2导电层所成之图样系呈h形状,上述第3导电层之图样系呈7形状者。6.一种半导体记忆体装置,主要系具备有复数地含有,第1及第2负载电晶体及第1及第2激励电晶体之记忆体单元之记忆体单元阵列而成之半导体记忆体装置中,其特征为(a)上述记忆体单元系含有:备有主表面之半导体基板,及形成于上述主表面,成为上述第1负载电晶体之活性领域之第1负载电晶体活性领域,及形成于上述主表面,成为上述第2负载电晶体之活性领域之第2负载电晶体活性领域,及形成于上述主表面,成为上述第1激励电晶体之活性领域之第1激励电晶体活性领域,及形成于上述主表面,成为上述第2激励电晶体之活性领域之第2激励电晶体活性领域,及形成于上述主表面,用于分离上述第1负载电晶体活性领域与上述第1激励电晶体活性领域之第1元件分离领域,及自上述第1负载电晶体活性领域上延伸到上述第1激励电晶体活性领域上,且成为上述第1负载电晶体及上述激励电晶体之闸极电极之第1导电层,及在上述第1元件分离领域上而与上述第1导电层分岐,且电气的连结于上述第2激励电晶体活性领域之第2导电层,及电气的连结于上述第1负载电晶体活性领域,通过上述第2负载电晶体活性领域上,又延伸至上述第2激励电晶体活性领域上,成为上述第2负载电晶体及上述第2激励电晶体活性领域上,成为上述第2负载电晶体及上述第2激励电晶体之闸极电极之第3导电层,(b)上述记忆体阵列系含有:含有上述记忆体单元之第1及第2行,及用于分离上述第1行及第2行之第2元件分离领域,上述第2行之上述记忆体单元之上述第1,第2及第3之导电层之图样系,以上述主表面之垂直的轴为中心,而令上述第1行之上述记忆体单元件之上述第1,第2及第3导电层之图样旋转180之图样者。7.如申请专利范围第6项所述之半导体记忆体装置,其中上述第1行之上述记忆体单元之上述第2负载电晶体之活性领域系,备有介着上述第2元件分离领域而对向于上述第2行之上述记忆体单元之上述第1负载电晶体活性领域之第1对向领域,上述第1行之上述记忆体单元之上述第3导电层之图样系横断上述第1对向领域上,上述第2行之上述记忆体领域之上述第2负载电晶体活性领域系备有介着上述第2元件分离领域而对向于上述第1行之上述记忆体单元之上述第1负载电晶体活性领域之第2对向领域,上述第2行之上述记忆体单元之上述第3导电层之图样系横断上述第2对向领域上者。8.如申请专利范围第7项所述之半导体记忆体装置,其中在上述第1行之上述记忆体单元之上述第3导电层之侧面形成有第1侧壁绝缘层,上述第1侧壁绝缘层系据于上述第1对向领域上之位置,在上述第2行之上述记忆体单元之上述第3导电层之侧面形成第2侧壁绝缘层,上述第2侧壁绝缘层系据于上述第2对向领域上之位置。9.如申请专利范围第7项或8项所述之半导体记忆体装置,其中在上述第1对向领域中,上述第1行之上述记忆体单元之上述第3导电层之一部份系跨搭于上述第2元件分离领域上,上述第2对向领域中,上述第2行之上述记忆体单元之上述第3导电层之一部份系跨搭于上述第2元件分离领域上者。10.如申请专利范围第6项或7项所述之半导体记忆体装置,其中由上述第1及第2导电层所成之图样系呈h形状,上述第3之导电层之图样系呈7形状者。11.一种半导体记忆体装置之制造方法,主要系具备有,分别含有,第1负载电晶体、第2负载电晶体、第1激励电晶体及第2激励电晶体之第1及第2记忆体单元之半导体记忆体装置之制造方法中,其特征为,具备有:在半导体基板之主表面备有形成上述第1元件分离领域,第2元件分离领域,第1负载电晶体活性领域,第2负载电晶体活性领域,第1激励电晶体活性领域以及第2激励电晶体活性领域之过程,在上述第1激励电晶体及上述第2激励电晶体及上述第1负载电晶体以及上述第2负载电晶体之间乃据有上述第1元件分离领域。在上述第1记忆体单元之上述第1负载电晶体及上述第2负载电晶体及上述第2记忆体单元之上述第1负载电晶体及上述第2负载电晶体之间据有上述第2元件分离领域;上述半导体记忆体装置之制造方法乃再具有:形成覆罩上述主表面之导电层之过程,及对于上述导电层予以图样形成以资形成上述第1及上述第2之记忆体单元之第1,第2及第3导电层之过程,上述第1导电层系自上述第1负载电晶体活性领域上而延伸到上述第1激励电晶体活性领域上,上述第1导电层系成为上述第1负载电晶体及上述第1激励电晶体之闸极电极,上述第2导电层乃在上述第1元件分离领域上而由上述第1导电层所分岐者,且延伸到上述第2激励电晶体活性领域上。上述第3导电层即自上述第2负载电晶体活性领域上而延伸到上述第2激励电晶体活性领域上,上述第3导电层即成为上述第2负载电晶体及上述第2激励电晶体之闸极电极,上述第2记忆体单元之上述第1,第2及第3导电层之图样系,在上述主表面之垂直之轴为中心,而使第1记忆体单元之上述第1,第2及第3之导电层之图样旋转了180之图样,半导体记忆体装置之制造方法乃再具备有:令上述第2导电层电气的连接于上述第2激励电晶体活性领域之过程,及将上述第3导电层电气的连接于上述第1负载电晶体活性领域之过程者。12.如申请专利范围第11项所述之半导体记忆体装置之制造方法,其中由上述第1及第2导电层所成之图样系呈h形状,上述第3导电层之图样系呈7形状者。图式简单说明:第一图系表示本发明之第1实施形态之SRAM之记忆体单元之元件形成层之一部份之平面图。第二图系表示本发明之第1实施形态之SRAM之阱之图样之平面图。第三图系表示本发明之第1实施形态之SRAM上使用之矽基板之主表面,上形成阱之图样之状态之平面图。第四图系表示本发明之第1实施形态之SRAM之活性领域及场氧化领域之图样之平面图。第五图系表示本发明之第1实施形态之SRAN所使用之矽基板之主表面上,形成活性领域及场氧化领域之图样之状态之平面图。第六图系表示本发明之第1实施形态之SRAM之字线及记忆体单元形成领域之第1导电层,第2导电层,第3导电层之图样之平面图。第七图系表示使用于本发明之第1实施形态之SRAM之矽基板之主表面形成,字线及记忆体单元形成领域之第1导电层,第2导电层,第3导电层之图样之状态之平面图。第八图系表示有关本发明之第1实施形态之SRAM之漏极接触层,接触层之图样之平面图。第九图系表示有关本发明之第1实施形态之SRAM之矽基板之主表面形成漏极接触层之图样之状态之平面图。第十图系表示本发明之第1实施形态之SRAM之配线层,接触层之图样之平面图。第十一图系表示本发明之第1实施形态之SRAM上所使用之矽基板之主表面上形成配线层之图样之状态之平面图。第十二图系表示本发明之第1实施形态之SRAM之位线之图样之平面图。第十三图系表示本发明之第1实施形态之SRAM之记忆体单元阵列之配线层之一部份之平面图。第十四图系有关本发明之第1实施形态之SRAM之等效电路图。第十五图系第一图SRAM之记忆体单元之沿A-A线切断之断面图。第十六图系第一图SRAM之记忆体单元之沿B-B线切断之断面图。第十七图系表示第一图之活性领域之端部之平面图。第十八图系表示本发明之第2实施形态之SRAM之记忆体单元之元件形成层之一部份之平面图。第十九图系第十八图所示之SRAM之记忆体单元之沿着G-G线而切断之断面图。第二十图系表示本发明之第3实施形态之SRAM之记忆体单元阵列之元件形成层之一部份之平面图。 |
