摘要 |
Bei zeitgemäßen Kommunikationsystemen können die in digitalen, hochgenauen Taktregenerierungseinrichtungen auftretenden Jitter nicht toleriert werden. Der Jitter verursacht bei der digitalen Bitfolgenbildung eine periodische Bitverzerrung wodurch in einer regelmäßigen Abfolge alle 2 Bits lange bzw. kurze Bitimpulse entstehen. Zur Lösung dieses Problems wird eine Steuerlogik vorgesehen, die Bits paarweise zusammenfügt und beim Auftreten von 2 gleichen, unterschiedliche Bit aufweisenden Bitpaaren ("01" oder "10") das später ankommende Bitpaar durch das dazu invertiertes Bitpaar ersetzt.
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