| 主权项 |
1.一种形成DRAM阵列的方法,其包含:相对于一半导体基片形成多数个连续的作用区域;在该等连续的作用区域之上形成包含字组线和作用区域隔离线之多数条传导线;在该等字组线和作用区域隔离线之上形成一绝缘层;在一共同的遮罩步骤中,在该绝缘层之上形成电容器接触开孔和位元线接触开孔;经由在该连续的作用区域上之该绝缘层蚀刻该等电容器接触开孔和该等位元线接触开孔;以及在至少某些电容器接触开孔和位元线接触开孔内形成传导材料并且在该等字组线和作用区域隔离线之上形成DRAM电容器和位元线。2.如申请专利范围第1项之方法,其中该蚀刻包含在相同蚀刻步骤中蚀刻该等电容器接触开孔和该等位元线接触开孔。3.如申请专利范围第1项之方法,其中该绝缘层具有一上方表面,并且进一步地包含在该传导材料形成之后,相对于该绝缘层选择地移除一些数量的传导材料并且至足以使该传导材料凹陷于该绝缘层上方表面之下的程度并且隔离各相关开孔内的传导材料塞。4.如申请专利范围第1项之方法,其中该绝缘层具有一上方表面,并且进一步地包含:在该传导材料形成之后,相对于该绝缘层选择地移除一些数量的传导材料并且至足以使该传导材料凹陷于该绝缘层上方表面之下的程度并且隔离各相关开孔内的传导材料塞;在该阵列之上形成一第二绝缘层;移除在该等位元线接触开孔之上该第二绝缘层材料以曝露其内相关的各传导材料塞;并且在该阵列之上形成多数条传导位元线,各位元线与各连续的作用区域操作地相关并且与各位元线接触开孔内的传导材料塞电气接触。5.如申请专利范围第1项之方法,其中该DRAM阵列包含多数个DRAM记忆胞,至少某些DRAM记忆胞占据不大于约6F2的基片区域,其中"F"等于该DRAM阵列"最小间隙"之一半,其中该"最小间隙"被定义等于一传导线宽度加上一间隔宽度之最小距离,该间隔是该DRAM阵列内重复成型中在一传导线和一接着相邻传导线之间在该传导线一侧且紧邻该传导线的间隔。6.如申请专利范围第1项之方法,其中该等多数个连续作用区域的形成包含形成在该阵列中并非笔直的连续作用区域。7.一种形成DRAM阵列的方法,其包含:提供一组半导体基片;提供被组态以形成电容器接触开孔和位元线接触开孔之一组遮罩;以及经由该遮罩曝露该基片至足以形成遮罩层中电容器接触开孔图型和位元线接触开孔图型的状况。8.如申请专利范围第7项之方法,进一步地包含在相同时间在该等电容器接触开孔和该等位元线接触开孔内形成传导材料。9.如申请专利范围第8项之方法,其中该传导材料的形成包含在该基片之上形成一层传导材料,并且移除足以凹陷其余传导材料于该等开孔内之传导材料数量。10.一种形成DRAM阵列的方法,其包含:相对于一半导体基片形成多数个连续的作用区域;在该基片之上形成多数条传导线,至少某些传导线在该等连续的作用区域之上构成作用区域隔离线;在一共同的遮罩步骤中,相对于该等连续的作用区域形成电容器接触开孔和位元线接触开孔;相对于该等电容器接触开孔和该等位元线接触开孔形成多数个传导材料塞,各材料塞与该基片电气连通;并且在该基片之上形成DRAM电容器和位元线,各电容器和各位元线与各材料塞电气连通。11.如申请专利范围第10项之方法,在形成多数个材料塞之前进一步地包含:在该基片之上形成一组绝缘层;以及经由该绝缘层蚀刻多数个开孔以曝露被选择的作用区域部份;并且其中该等多数个材料塞的形成包含在多数个开孔内形成传导性掺杂多晶矽。12.如申请专利范围第10项之方法,在形成多数个材料塞之前进一步地包含:在该基片之上形成一组绝缘层;以及经由该绝缘层蚀刻多数个开孔以曝露被选择的作用区域部份;并且其中该等多数个材料塞的形成包含:在该基片之上形成一层传导性掺杂多晶矽并且至多数个开孔内;并且在该等多数个开孔内移除足以隔离多晶矽材料之数量的多晶矽。13.如申请专利范围第10项之方法,其中各储存电容器的形成所定义的各DRAM记忆胞中至少有一些占据不大于约6F2的分别DRAM记忆胞区域,其中"F"等于该DRAM阵列"最小间隙"之一半,其中该"最小间隙"被定义等于一传导线宽度加上一间隔宽度之最小距离,该间隔是该DRAM阵列内重复成型中在一传导线和一接着相邻传导线之间在该传导线一侧且紧邻该传导线的间隔。14.一种提供电容器接触开孔和位元线接触开孔的方法,其包含;在一基片之上形成一光阻层:在一共同的遮罩步骤中,经由该光阻形成位元线接触开孔和电容器接触开孔;在该基片之上蚀刻位元线接触开孔和电容器接触开孔;并且移除接近被成型位元线接触开孔和电容器接触开孔之其余光阻。15.一种提供电容器接触开孔和位元线接触开孔的方法,其包含;在一基片之上形成一光阻层:经由该光阻形成位元线接触开孔和电容器接触开孔;在该基片之上蚀刻位元线接触开孔和电容器接触开孔;并且在至少一组共同的步骤中移除接近被成型位元线接触开孔和电容器接触开孔之光阻。16.一种形成积体电路记忆体元件的方法,其包含:相对于一基片形成至少一组连续的作用区域;在该基片之上以及在该至少一组连续的作用区域之上形成多数个传导线,被选择的各传导线相对于将被形成之被选择相邻记忆胞提供电气隔离;在该基片之上形成绝缘材料;经由该绝绿材料同时地成型且蚀刻开孔并且曝露被选择的作用区域部份,该曝露形成将被形成之记忆胞的电容器接触开孔和位元线接触开孔;在该基片之上开孔内形成传导材料并且与被选择的作用区域部份电气连通;形成与该至少一组连续的作用区域操作上相关的至少一组传导位元线并且其与该等位元线接触开孔内形成的传导材料电气接触;并且在各电容器接触开孔内形成各第一电容器平板结构,各第一电容器平板结构与各电容器接触开孔内形成的传导材料电气接触。17.如申请专利范围第16项之方法,进一步地在形成传导材料之后并且形成该至少一组传导位元线之前包含:在该基片和传导材料之上形成第二绝缘材料;并且从该等位元线接触开孔之上移除第二绝缘材料。18.如申请专利范围第16项之方法,其中:该传导材料的形成包含在该基片之上形成传导性掺杂多晶矽;并且在该传导性掺杂多晶矽形成之后并且在形成该至少一组传导位元线之前:相对于该绝缘材料移除多晶矽并且至足以使该多晶矽凹陷在一相邻绝缘材料上方表面之下的程度;在该基片和该传导性掺杂多晶矽之上形成一第二绝缘材料;并且从该等位元线接触开孔之上移除第二绝缘材料。19.如申请专利范围第16项之方法,进一步地包含相对于并且与各第一电容器平板结构操作相关地形成介电质材料和第二电容器平板结构以提供具有各记忆胞之记忆体阵列,至少某些记忆胞占据不大于约6F2的基片区域,其中"F"等于该DRAM阵列"最小间隙"之一半,其中该"最小间隙"被定义等于一传导线宽度加上一间隔宽度之最小距离,该间隔是该DRAM阵列内重复成型中在一传导线和一接着相邻传导线之间在该传导线一侧且紧邻该传导线的间隔。20.一种形成积体电路记忆体元件的方法,其包含:在相对于一半导体基片被支的阵列之上形成一第一绝缘层,该阵列具有操作地相关的多数个连续作用区域和多数个传导线以形成上面将被形成记忆胞之阵列区域,该第一绝缘层具有一外方表面;在一共同的遮罩步骤中,将电容器接触开孔和位元线接触开孔成型于第一绝缘层上;在该第一绝缘层中形成开孔以曝露作用区域部份,该作用区域部份的曝露定义将被形成记忆胞的电容器接触开孔和位元线接触开孔;在该阵列之上形成传导材料并且至形成于该第一绝缘层中的开孔内,该传导材料与相关的作用区域部份电气连通;移除一些传导材料至足以隔离相对于该第一绝缘层并且形成于其中之开孔内之传导材料塞的程度;在该阵列之上形成一第二绝缘层;只在该等位元线接触开孔之上移除该第二绝缘层材料以曝露其中相关的传导材料塞;在该阵列之上形成多数个传导位元线,各位元线与各连续的作用区域操作地相关并且与该等位元线接触开孔内各传导材料塞电气连通;在该阵列之上形成一第三绝缘层;在该等电容器接触开孔之上移除该第三绝缘层材料以曝露其中相关的传导材料塞;并且相对于各电容器接触开孔形成各第一电容器平板结构,该等第一电容器平板结构与电容器接触开孔内各曝露的传导材料塞电气连通。21.如申请专利范围第20项之方法,其中该第一绝缘层中开孔的形成包含在一共同的蚀刻步骤中形成该等开孔。22.如申请专利范围第20项之方法,其中在该阵列之上该传导材料的形成包含在该阵列之上形成传导性掺杂多晶矽并且至形成于该第一绝缘层中的开孔内。23.如申请专利范围第20项之方法,其中该传导材料的移除包含将传导材料平面化。24.如申请专利范围第20项之方法,其中该传导材料的移除包含将传导材料成型和蚀刻。25.如申请专利范围第20项之方法,其中:在该阵列之上传导材料的形成包含在该阵列之上形成传导性掺杂多晶矽并且至形成于该第一绝缘层中的开孔内;并且该传导材料的移除包含将传导材料平面化。26.如申请专利范围第20项之方法,其中:在该阵列之上传导材料的形成包含在该阵列之上形成传导性掺杂多晶矽并且至形成于该第一绝缘层中的开孔内;并且该传导材料的移除包含将传导材料成型和蚀刻。27.如申请专利范围第20项之方法,进一步地包含相对于各第一电容器平板结构并且与其操作地相关而形成介电质材料和第二电容器平板结构以提供各记忆胞,至少一些记忆胞占据不大于约6F2的各记忆胞区域,其中"F"等于该阵列"最小间隙"之一半,其中该"最小间隙"被定义等于一传导线宽度加上一间隔宽度之最小距雕,该间隔是该阵列内重复成型中在一传导线和一接着相邻传导线之间在该传导线一侧且紧邻该传导线的间隔。28.一种被组态而用以形成DRAM阵列之半导体遮罩,其包含一组遮罩基片以及多数个开孔,该等多数个开孔经由该遮罩基片而形成并且一起被配置以便在单一遮罩中形成电容器接触开孔图型和位元线接触开孔图型。图式简单说明:第一图是经历依据本发明处理程序之半导体晶圆断面的顶视图。第二图是依据本发明在一处理步骤之第一图晶圆断面的截面图。第二图是沿着第一图中线段11-11所采取之图。第三图是在另一处理步骤之第二图晶圆断面图。第四图是在另一处理步骤之第二图晶圆断面图。第五图是在另一处理步骤之第二图晶圆断面图。第六图是在另一处理步骤之第二图晶圆断面图。第七图是在另一处理步骤之第二图晶圆断面图。第八图是在另一处理步骤之第二图晶圆断面图。第九图是在另一处理步骤之第二图晶圆断面图。第十图是在另一处理步骤之第二图晶圆断面图。第十一图是在另一处理步骤之第二图晶圆断面图。第十二图是沿着第一图中所展示对应处理步骤的直线18-18所采取之第二图晶圆断面图。第十三图是对应第九图中所展示对应处理步骤之第二图的晶圆断面图。第十四图是在另一处理步骤之第二图晶圆断面图。第十五图是在另一处理步骤之第二图晶圆断面图。第十六图是在另一处理步骤之第二图晶圆断面图。第十七图是在另一处理步骤之第二图晶圆断面图。第十八图是在另一处理步骤之第二图晶圆断面图。第十九图是沿着第一图中的直线19-19所采取的第一图晶圆放大图。 |
